KR100341942B1 - 분포기준전압및바이어스전압을가진메모리 - Google Patents

Abstract

메모리(20)는 증폭기(84 및 85)와 어드레스 버퍼(76)에 근접한 지점에서 양과 음의 전원선(61 및 62)에 연결되는 N_BIAS발생기(63 및 73)를 가지며, 이것은 N_BIAS발생기(63 및 73)가 모두 같은 전원 전압을 받는 것을 보장하기 위해서이며 N_BIAS발생기(63 및 73)가 같은 전압을 받으면 메모리(20)의 액세스 시간에서의 충돌을 방지할 수 있다. V_CS발생기(65)는 전원 본딩 패드(23 및 25)와 출력 버퍼(77 및 78)의 근처에 배치되어, 잡음 여유에서의 전원선 잡음 영향을 줄이기 위해서이다. V_AREF발생기는 어드레스 버퍼(75 및 76)의 차동 증폭기에 기준 전압을 인가한다. V_AREF발생기(67)를 전원 본딩 패드(23 및 25) 근처에 배치함으로서 기준 전압이 항상 입력 논리 스윙의 중간점에 있도록 보장된다.

Description

분포 기준 전압 및 바이어스 전압을 가진 메모리

본 발명은 일반적으로 메모리에 관한 것이며, 특히 기준 회로와 바이어싱 회로를 가진 BICMOS 메모리에 관한 것이다.

하나의 형태 또는 다른 형태의 전압 기준 회로들과 바이어싱 회로들은 여러집적 회로들에 존재하며, 특히 메모리들과 같은 큰 집적 회로 응용들에 일반적이다. 안정된 바이어싱 전압과 기준 전압들을 공급하기 위해서는 전원 전압이 직접회로 메모리 전반에 걸쳐 안정되고 일관되어야만 한다. 전원 전압은 일반적으로 금속 전원 공급선 즉 도선(conductor)들에 의해 집적 회로에 분포(distribute)된다. 이러한 상대적으로 가는 금속선의 길이가 길어질수록 연결점과 외부 전원간의 저항과 커패시턴스도 증가한다. 전압 강하량은 도선을 통한 전류량과 그 도선의 저항에 의존한다. 집적 회로 메모리에서 전류량이 변동하면 도선의 수요 단에 전압 변동이 야기된다. 보통은 전원 도선에 따른 전압 강하는 전원 도선들의 금속선들을 가능한 한 넓게 만듦으로써 줄일 수 있다. 그러나 금속선의 폭과 집적 회로 크기 사이에는 모순이 있다. 크기의 제한으로 인해, 매우 빠른 속도로의 집적 회로의 적절한 동작을 보장하기에 적당한 전원 전압을 제공하기 충분하게 직렬 저항과 커패시턴스를 줄일 수 있을 만큼 금속선들을 충분히 넓게 할 수 없다.

전원선은 또한 집적 회로 메모리에서 잡음의 원인이 될 수도 있다. 집적 회로의 잡음 면역(noise immunity)은 일반적으로 잡음 여유(noise margin)로 설명된다. 일반적으로 잡음 여유는 입력단자들의 가장 부적당한 연결, 회로 및 소자 변수의 불량 결합, 및 최대 팬-아웃(maximum fan-out)을 포함하는 가장 나쁜 조건에대해 주어진다. 집적 회로 메모리의 동작 속도가 증가할수록 전원의 전압강하나 잡음과 같은 부정적인 효과들도 증가한다. 전원선에 잡음 내지 전압 강하가 더 많을수록 메모리는 좁은 여유(margin)내에서 동작해야 하므로 기준 전압 및 바이어스 전압에 허용된 변화 범위는 더 좁아진다.

이른바, 혁신적인 핀아웃 기술의 도입에 따르면 전원 도선의 길이를 줄이고전원 본딩 패드와 전원 핀의 수를 늘림으로써 집적 회로 메모리에서의 전력 분포에대한 몇가지 문제들이 경감되었다. 그러나 집적 회로 메모리의 크기와 밀도가 증가되면 그에 상응하여 전원 도선의 길이도 증가되었다. 그럼에도 불구하고 집적 회로 메모리에서 더 빠른 속도가 요구될수록 시스템의 동작을 방해하는 어떠한 전원 변동도 허용할 수 없게 되었다. 바이어싱 전압 및 기준 전압 발생 회로들은 정확한 시스템 동작을 보장하기 위해 안정성을 유지해야만 하고 일정한 전압 레벨들을 공급해야만 한다.

(발명의 요약)

따라서, 분포 기준 전압 및 바이어싱 전압들을 가진 메모리가 하나의 형태로제공된다. 이 메모리는 다수의 본딩 패드들, 양과 음의 전원 전압, 양과 음의 전원 전압 도선, 증폭기, 그리고 바이어스 전압 발생기를 포함한다. 다수의 본딩 패드들은 메모리의 제 1 모서리를 따라 중앙부에 위치해 있는데, 이것은 양과 음의 전원 전압들을 전도하기 위한 것이다. 다수의 본딩 패드들 중 제 1 본딩 패드는 양의 전원 전압을 수신하기 위한 것이다. 양의 전원 전압 도선은 실질적으로 메모리의 제 1 모서리에 사실상 평행하게 연결되고 제 1 및 제 2 단부들을 가진다. 양의 전원 전압 도선은 제 1 본딩 패드에 연결된다. 다수의 본딩 패드들 중 제 2 본딩 패드는 음의 전원 전압을 수신하기 위한 것이고, 음의 전원 전압 도선은 메모리의 제 1 모서리에 사실상 병렬로 연결되며 제 1 및 제 2 단부를 가진다. 음의 전원 전압 도선은 제 2 본딩 패드에 연결된다. 증폭기는 양과 음의 전원 전압 도선 각각의 제 1 단부에 연결되는데, 이 중폭기는 제 1 및 제 2 입력 신호에 응답하여 소정 전류를 조종함으로써 결정된 논리 레벨을 가진 제 1 및 제 2 출력 신호를 제공한다. 그 바이어스 전압 발생기는 양과 음의 전원 전압 도선 각각의 제 1 단부와 증폭기에 연결된다. 이 바이어스 전압 발생기는 증폭기에 바이어스 전압을 제공한다. 소정 전류는 바이어스 전압에 비례한다. 상기 및 다른 특징과 이점들은 첨부한 도면을 참조한 다음의 상세한 설명을 통해 보다 명확하게 이해할 수 있을 것이다.

(실시예)

제 1 도는 혁신적인 핀아웃 기술을 사용하는 집적 회로 메모리(20)의 평면도이다. 혁신적인 핀아웃 기술을 사용하는 집적 회로 메모리는 집적 회로의 양측의 중간에 전원핀과 각각의 코너에 어드레스 핀을 가지고 있다. 데이타 입출력 핀은 전원핀들에 근접해 있다. 혁신적인 핀아웃 기술은 리드프레임(leadframe) 경로가 짧아짐으로써 인덕턴스가 감소되는 이점을 제공한. 부가적인 V_CC와 V_EE핀들은 더욱 짧은 내부 전원 도선들을 위해 제공한다.

메모리(20)는 메모리 어레이(21, 22)와 본딩 패드(23-54)를 포함한다. 본딩패드들(23-54)은 집적 회로 메모리(20)의 패키지 공정 중 리드프레임(도시하지 않음)에 연결되어 있다. 본딩 패드들(23 과 24)은 V_CC로 표시된 양의 전원 전압을 받고 본딩 패드들(25, 26)은 V_EE로 표시된 음의 전원 전압을 받는다. V_CC는 통상 시스템 그라운드되고 V_EE는 -5.2 볼트이다. 그러나 V_CC가 +5 볼트이고 V_EE가 시스템 그라운드되도록 만들어도 된다. "D"로 표시된 데이터 입력 본딩 패드(27-30)는 기록 사이클 동안 메모리(20)에 데이타를 입력하기 위한 것이고 "Q"로 표시된 데이타 출력 본딩 패드(31-34)는 메모리(20)의 판독 사이클 동안 메모리(20)로부터 데이타를 받아들이기 위한 것이다. ""로 표시된 본딩 패드(35)는 메모리(20)를 인에이블링하기 위한 것이다. "A"로 표시된 어드레스 본딩 패드(36-53)는 메모리(20)내의 특정한 위치가 메모리 어레이(21, 22)에서의 데이타 판독 및 기록을 위해 액세스되도록 하는 어드레스를 수신하기 위한 것이다. 어드레스 본딩 패드(36-53)의 수는 메모리(20)의 데이타 구조나 단어 길이에 의해 결정된다. 제 1 도에서는 x4 의 단어 길이를 지원하기 위해 18 개의 본딩 패드(36-53)가 도시되어 있다. 다소 어드레스 본딩 패드는 다른 단어 길이를 보조할 필요가 있을 수도 있다. 본딩 패드(54)는 메모리(20)에서 데이타를 판독할 것인지 기록할 것인지를 결정하는 ""로 표시된 기록 인에이블 제어 신호를 수신하기 위한 것이다. 간략성을 위해 본딩 패드(27-30)내의 데이터는 "D" 로 표시되어 있고, 데이타 출력 본딩 패드(31-34)는 모두 "Q"로 표시되며, 어드레스 본딩 패드(36-53)는 모두 A 로 표시되어 있다. 본 발명을 이해하기 위해 특정 명칭을 부여하는 것은 중요한 것이 아니다.

제 2 도는 본 발명에 따라 분포 기준 전압 및 바이어스 전압 발생기(60)를가진 제 1 도의 메모리(20)를 부분 개략도 형식 및 부분 개략 블록도로 설명한다.분포 기준 전압 및 바이어스 전압 발생기(60)의 대략적인 상대적인 위치를 설명하기 위해 대응하는 본딩 패드들도 제 2 도에 도시되어 있다. 그러나 제 2 도는 실제 크기로 그려지지는 않았다. 분포 기준 전압 및 바이어스 전압 발생기(60)는 N_BIAS발생기(63, 73), V_BG발생기(64, 66, 74), V_CS발생기(65), 및 V_AREF발생기(67)를 포함한다. 또한 제 2 도에는 V_CC전원 도선(61), V_EE전원 도선(62), 어드레스 버퍼들(75, 76), 데이타 출력 버퍼들(77, 78), NPN 트랜지스터들(79, 80), 증폭기들(84, 85) 등도 나타나 있다. 분포 기준 전압 및 바이어스 전압 발생기(60)와 동일한 추가 분포 기준 전압 및 바이어스 전압 발생기는 제 1 도의 메모리(20)의 반대쪽에 위치하며 제 2 도의 분포 기준 전압 및 바이어스 전압 발생기(60)와 같은 방식으로 나머지 본딩 패드에 대해 위치한다.

저항(68)은 V_CC본딩 패드(23)와 N1으로 표시된 노드 사이의 V_CC전원 도선(61)의 고유 기생 저항을 나타내며, 저항(69)은 V_CC본딩 패드(23)와 N2로 표시된 노드 사이의 V_CC전원 도선의 고유 기생 저항을 나타낸다. 이와 유사하게 저항(70)은 V_EE본딩 패드(25)와 N3로 표시된 노드 사이, 저항(72)은 V_EE본딩 패드(25)와 N4 노드 사이의 V_EE전원 도선(62)의 고유 기생 저항을 나타낸다. N1 노드에서의 전압 V_CC1은 V_CC- I₆₈R₆₈인데, 여기서 R₆₈은 저항(68)의 저항값이고 I₆₈은 R₆₈을 흐르는 전류이다. 곱 I₆₈R₆₈은 V_CC본딩 패드(23)와 N1 노드 사이의 전압강하량이 된다. 노드 N2 에서의 전압 V_CC2는 V_CC-I₆₉R₆₉와 동일하며, 여기에서 R₆₉는 저항(69)의 저항값이고 I₆₉는 R₆₉를 통하는 전류이다. 주어진 전류에 대해 도선의 길이가 길어질수록 V_CC와 V_CC1, V_CC와 V_CC2의 차이 또한 증가한다. V_EE전원 도선 (62)은 저항(70 및 72)으로 표현된 기생 저항 때문에 그것의 길이에 따른 전압 강하를 받는다. N3 노드에서의 전압 V_EE1은 V_EE- I₇₀R₇₀과 동일한데, 여기서 R₇₀은 저항(70)의 저항이고 I₇₀은 R₇₀을 흐르는 전류이다. 이와 유사하게 N4 노드에서의 전압 V_EE2는 V_EE- I₇₂R₇₂와 동일하고, R₇₂는 저항(72)의 기생 저항이며 I₇₂는 R₇₂를 흐르는 전류이다. V_EE1과 V_EE2는 V_EE보다 더 양인데 이것은 I₇₀과 I₇₂가 음전류이기 때문이다. V_CC전원 도선(61)과 V_EE전원 도선(62)을 흐르는 전류는 전원 도선에 의해 공급되는 많은 회로들의 요구에 따라 변화한다.

집적 회로에서의 도선의 기생 저항은 p L/W 와 같은데, 여기에서 p 는 도선의 금속층의 시트 저항율(sheet resistivity)이며, L은 도선의 길이, W는 도선의 폭이다. 도선이 길어질수록 주어진 폭에 대한 도선의 기생 저항은 커진다. 기생 저항에 의해 생기는 전원 도선의 전압 강하는 상당히 클 수 있다. 예를들어, V_CC전원 도선(61)을 참조할 때, 만일 L=1800 마이크론 W=30 마이크론, p=0.5 ohms/square이면, R₆₈= 3Ω 이다. 만약 I₆₈= 30 mA 면, I₆₈R₆₈= 3O × 3 = 9O mV가 된다. ECL 또는 TTL 논리 레벨에서 전원 전압에서의 90 mV 강하는 잡음면역(immunity)을 상당히 감소시킬 수 있다. 전원 도선에서의 전압 강하는 잡음 면역의 직접적인 손실을 일으키므로 반드시 회피되어야 한다.

또한 제 2 도에서, N_BIAS발생기(63)는 각각 V_CC2및 V_EE2를 수신하기 위해, N2 노드에서 V_CC전원 도선(61)에, N4 노드에서 V_EE전원 도선(62)에 각각 연결된다. V_BG발생기(64) 또한 V_CC2와 V_EE2를 수신하기 위해 N2 노드에서 V_CC전원 도선(61)에, N4 노드에서 전원 도선(62)에 각각 연결된다. V_BG발생기(64)는 N_BIAS발생기 (63)에 밴드갭 기준 전압을 공급한다. 차례로 N_BIAS발생기(63)는 어드레스 버퍼(76)와 증폭기(84 및 85)에 DC 바이어스 전압을 공급한다. 마찬가지로, 전원 도선의 다른 단부에서, N_BIAS발생기(73)는 각각 V_CC1과 V_EE1을 수신하기 위해 N1 노드에서 V_CC전원 도선(6l)에, N3 노드에서 V_EE전원 도선(62)에 각각 연결된다. V_BG발생기(74)는 V_CC1과 V_EE1을 수신하기 위해 N1 노드에서 V_CC전원 도선(61)에, N3 노드에서 V_EE전원 도선(62)에 각각 연결된다. V_BG발생기(74)는 N_BIAS발생기(73)에 밴드갭 기준 전압을 공급한다. N_BIAS발생기(73)는 어드레스 버퍼(75)에 DC 바이어스 전압을 제공한다.

증폭기(84 및 85)는 또한 메모리(20)의 다른 측면에 위치할 수 있고, N1 노드에서 V_CC전원 도선(61)에, N3 노드에서 V_EE전원 도선(62)에 연결될 수 있으며, N_BIAS발생기(73)에서 전압 N_BIAS를 받는다. 대안으로서 메모리(20)의 한면에 하나의 증폭기를 놓고 메모리(20)의 다른 면에 나머지 하나의 증폭기를 배치할 수도 있다.

기생 저항들 68, 69, 70, 72로 표현된 기생 저항에 의해 야기된 V_CC전원 도선(61) 및 V_EE전원 도선(62)에서의 전압 강하를 최소화하도록, V_CS발생기(65)는 전원 전압 V_CC및 V_EE를 수신하기 위해, V_CC본딩 패드(23) 근처의 V_CC전원 도선(61)과 V_EE본딩 패드(25) 근처의 V_EE전원 도선(62)에 연결되어 있다. 기생 저항에 의한 어떤 전압 강하도 잡음 여유를 감소시킬 수 있다. V_CS발생기(65)는 V_BG발생기(66)로부터 V_BG로 표시된 밴드갭 기준 전압을 받고 출력 버퍼(77 및 78)에 V_CS로 표시된 DC 바이어스 전압을 공급한다. 출력 버퍼(77 및 78)와 V_CS발생기(65) 및 V_BG발생기(66)를 V_CC본딩 패드(23)와 V_EE본딩 패드(25) 근방에 위치시킴으로서, V_CC전원 도선(61) 및 V_EE전원 도선(62)에서의 기생 저항에 의해 유발된 어떠한 전압 강하도 감소된다. 출력 트랜지스터(79)는 V_CC전원 도선(61)에 연결된 콜렉터, Q_out으로 표시된 신호를 수신하기 위한 출력 버퍼에 연결된 베이스, 데이터 출력 본딩 패드(32)에 연결된 에미터를 갖는다. 출력 트랜지스터(80)는 V_CC전력 도선(61)에 연결된 콜렉터, Q_out으로 표시된 신호를 수신하기 위한 출력 버퍼에 연결된 베이스, 그리고 데이타 출력 본딩 패드(31)에 연결된 에미터를 갖는다.

V_AREF발생기(67)는 V_CC본딩 패드(23) 근처의 V_CC전원 도선(61)과 V_EE본딩 패드(25) 근처의 전원 도선(62)에 연결되어 각각 전원 전압 V_CC및 V_EE를 수신한다. V_AREF는 V_1L(max)/V_1H(min)여유를 개선시키기 위해 본딩 패드 근처에 놓여진다. V_AREF발생기(67)는 V_BG발생기(66)로부터 밴드갭 기준 전압(V_BG)을 받고, 어드레스 버퍼(75 및 76)에 V_AREF로 표시된 DC 바이어스 전압을 공급한다. 저항(82 및 83)은 V_AREF발생기(67)와 어드레스 버퍼(75 및 76) 사이의 기생 저항을 나타낸다.

제 1 도에 관해 위에서 언급한 바와 같이, 본 발명을 이해하기 위해 각 신호와 전압에 특정 명칭을 부여하는 것은 중요치 않다. 그러므로 간략성을 위해 동일한 신호와 전압은 같은 이름이 주어진다.

제 3 도는 제 2 도의 N_BIAS발생기(63)와 증폭기 회로(84)를 개략도 형식으로나타낸다. N_BIAS발생기들(63 및 73)은 동일한 회로를 가지므로 설명을 위해 오직 N_BIAS발생기(63)의 동작만 논의될 것이다. N_BIAS발생기(63)는 P-채널 트랜지스터 (91, 92, 95 및 97)와 NPN 트랜지스터(93 및 94), N-채널 트랜지스터(96 및 98) 그리고 저항(99 및 100)을 포함하는데, 여기에서 P-채널 트랜지스터(91)는 V_CC2에 연결된 소스 및 게이트, 드레인을 가지며, P-채널 트랜지스터(92)는 V_CC2에 연결된 소스와 트랜지스터(91)의 게이트에 연결된 게이트, 및 트랜지스터(92)의 게이트에 연결된 드레인을 가진다. NPN 트랜지스터(93)는 트랜지스터(91)의 드레인에 연결된콜렉터, 전압 V_BG를 수신하기 위한 베이스 및 에미터를 갖는다. NPN 트랜지스터 (94)는 트랜지스터(92)의 드레인에 연결된 콜렉터와, 베이스, 그리고 트랜지스터 (93)의 에미터에 연결된 에미터를 가진다. 저항(100)은 트랜지스터(93)의 에미터에 연결된 제 1 단자와 V_EE2에 연결된 제 2 단자를 가진다. P-채널 트랜지스터(95)는 V_CC2에 연결된 소스와, 트랜지스터(91)의 드레인에 연결된 게이트, 및 트랜지스터(94)의 베이스에 연결된 드레인을 가진다. N-채널 트랜지스터(96)는 소스, V_EE2에 연결된 드레인, 및 트랜지스터(94)의 베이스에 연결된 게이트를 가진다. P-채널 트랜지스터(97)는 V_CC2에 연결된 소스, 트랜지스터(91)의 드레인에 연결된 게이트와, 드레인을 갖는다. N-채널 트랜지스터(98)는 N_BIAS를 공급하기 위해 트랜지스터(97)의 드레인에 연결된 드레인과, V_EE2에 연결된 소스, 그리고 트랜지스터(98)의 드레인에 연결된 게이트를 가진다.

증폭기(84)는 통상적인 BICMOS 증폭 회로이며, NPN 트랜지스터(101, 102, 106 및 108)와 저항(103 및 104), N-채널 트랜지스터(105, 107 및 109)를 포함한다. NPN 트랜지스터(101)는 콜렉터,로 표시된 신호를 수신하기 위한 베이스, 그리고 에미터를 가진다. NPN 트랜지스터(102)는 콜렉터, D_IN으로 표시된 신호를 받는 베이스, 그리고 트랜지스터(101)의 에미터에 연결된 에미터를 가진다. 저항 (103)은 V_CC2에 연결된 제 1 단자와 트랜지스터(101)의 콜렉터에 연결된 제 2단자를 갖는다. 저항(104)은 V_CC2에 연결된 제 1 단자와 트랜지스터(102)의 콜렉터에 연결된 제 2 단자를 가진다. N-채널 트랜지스터(105)는 V_EE2에 연결된 소스, 전압 N_BIAS를 수신하기 위한 게이트, 그리고 트랜지스터(1O1)의 에미터에 연결된 드레인을 가진다. NPN 트랜지스터(106)는 V_CC2에 연결된 콜렉터, 트랜지스터(101)의 콜렉터에 연결된 베이스, 그리고 D_OUT으로 표시된 신호를 공급하기 위한 에미터를 가진다. N-채널 트랜지스터(107)는 V_EE2에 연결된 소스, 트랜지스터(106)의 에미터에 연결된 드레인, 그리고 전압 N_BIAS를 수신하기 위한 게이트를 가진다. NPN 트랜지스터(108)는 V_CC2에 연결된 콜렉터,로 표시된 신호를 공급하기 위한 에미터, 그리고 트랜지스터(102)의 콜렉터에 연결된 베이스를 가진다. N-채널 트랜지스터(109)는 V_EE2에 연결된 소스, 트랜지스터(108)의 에미터에 연결된 드레인, 그리고 전압 N_BIAS를 수신하기 위한 게이트를 가진다.

V_BG발생기(64)에 의해 공급된 밴드갭 기준 전압(V_BG)이 트랜지스터(93)의 베이스에서 수신된다. V_BG발생기(64)의 회로는 제 6 도에 도시되어 있으며 후에 논의될 것이다. 트랜지스터(91, 92, 93 및 94)와 저항(100)은 연산 증폭기(90)를 형성한다. 연산 증폭기(90)는 트랜지스터(94)의 베이스 전압이 트랜지스터(93)의 베이스에서의 밴드갭 전압 V_BG와 같아질 때까지 트랜지스터(91)의 드레인 전압을 조절한다. 트랜지스터(96)는 트랜지스터(94)의 베이스 전압을 안정시키기 위해 커패시터의 역할을 한다. 트랜지스터(95 와 97)의 게이트-소스 전압(V_GS)은 동일하므로, 트랜지스터(95 와 97)는 포화로 바이어스 되고 따라서 저항(99)을 통해 흐르는 전류는 비교적 일정하게 된다.

트랜지스터(98)는 증폭기(84)의 트랜지스터(105, 107 및 109)와 함께 전류 미러를 형성한다. 그래서, 전류 미러의 양 트랜지스터의 게이트-소스 전압 V_GS가 동일하다는 것은 중요하다. 전원 전압 V_EE2는 V_EE전원 도선(62)에 부과되는 수요에 따라 변화하지만, 예컨대 트랜지스터(98 및 107)의 V_GS는 트랜지스터(98 및 107)가 사실상 같은 전원을 받기 때문에 사실상 동일하다. N_BIAS발생기(63)를 증폭기(84)에 가능한한 가깝게 배치함으로써 이들의 소스 전압이 거의 동일하도록 한다.

증폭기(84)는 트랜지스터(101 및 102)의 베이스에서 각각 다른 논리 신호쌍 D_IN과를 받는다. 만약 트랜지스터(101)의 베이스 전압이 트랜지스터(102) 베이스 전압보다 더 음이면, 즉가 논리 로우(1ogic 1ow)인 경우, 이때 트랜지스터 (101)의 베이스-에미터 전압은 너무 낮아 도통을 지원할 수 없고, 트랜지스터(101)는 반드시 오프(즉, 비도통)되고 트랜지스터(102)는 도통한다. 트랜지스터(105)는 N_BIAS발생기(63)에서 N_BIAS를 수신하고 정전류원으로서의 역할을한다. 저항(105)을 통과하는 전류 I₁₀₅는 트랜지스터(102)를 통해 조종(steer)될 것이다. 그래서, 트랜지스터(1O8)의 베이스 전압은 V_CC2- I₁₀₅R₁₀₄와 동일할 것이다. 여기서, R₁₀₄는 저항(104)의 저항값이다. 트랜지스터(106)의 베이스 전압은 대략 V_CC2와 동일할 것이다. 만일 트랜지스터(101)의 베이스 전압이 트랜지스터(102)의 베이스 전압보다 작은 음이면, 즉가 논리 하이(1ogic high)인 경우, 이때 트랜지스터(101)는 도통하고 트랜지스터(102)가 비도통된다. 전류 I₁₀₅는 트랜지스터(1O1)를 통해 조종될 것이며 트랜지스터(1O6) 베이스 전압은 V_CC2- I₁₀₅R₁₀₃과 동일하며, 여기서, R₁₀₃은 저항(1O3)의 저항값이다. 트랜지스터(108)의 베이스 전압은 대략 V_CC2와 동일할 것이다.

트랜지스터(106 및 107)는 에미터-폴로워(emitter-follower) 회로를 형성하는데 여기에서 트랜지스터(106) 에미터에서의 신호 D_OUT은 트랜지스터(106) 베이스전압에서 하나의 다이오드 전압 강하를 뺀 것과 동일하다. 트랜지스터(108 및 109) 또한 에미터-폴로워 회로를 형성하는데, 여기에서 트랜지스터(108) 에미터에서의 전압는 트랜지스터(108) 베이스 전압에서 하나의 다이오드 전압 강하를 뺀 것과 동일하다. 신호 D_IN과는 출력 버퍼(78)로 인해 수신되는데 출력 버퍼는 제 2 도의 트랜지스터(80) 베이스에 신호 Q_OUT을 공급한다.

N_BIAS발생기(63)는 증폭기(84 및 85)와 어드레스 버퍼(76)에 가능한한 가깝게 위치되어, N_BIAS발생기(63)가 바이어스 전압 N_BIAS를 공급할 회로와 같은 전원 전압을 N_BIAS발생기(63)가 실질적으로 수신한다. 전원 도선상의 잡음은 증폭기(84 및 85), 어드레스 버퍼(76) 및 N_BIAS발생기(63)에 나타난다. N_BIAS발생기(63)를 증폭기(84)에 가능한한 가깝게 위치시키면 트랜지스터(98, 105, 107 및 109)의 전류미러의 게이트-소스 전압이 실질적으로 동일하게 되어 전류 미러의 양측에 정전류가 존재하도록 보장된다.

제 4 도는 제 2 도의 V_AREF발생기(67)와 어드레스 버퍼(76)의 개략도이다. VAREF 발생기(67)는 NPN 트랜지스터(131, 132 및 133)와 저항(134, 135 및 136)을 포함한다. NPN 트랜지스터(133)는 V_CC에 연결된 콜렉터와, 베이스, 그리고 전압 V_AREF를 제공하기 위한 에미터를 가진다. NPN 트랜지스터(132)는 트랜지스터(133)의 에미터에 연결된 콜렉터와, 전압 V_BG를 수신하기 위한 베이스, 그리고 에미터를 가진다. 저항(135)은 트랜지스터(132)의 에미터에 연결된 제 1 단자와 V_EE에 연결된 제 2 단자를 갖는다. 저항(136)은 제 1 단자와, V_EE에 연결된 제 2 단자를 가진다. NPN 트랜지스터(131)는 트랜지스터(133) 베이스에 연결된 콜렉터와, 전압 V_BG를 받기 위해 트렌지스터(132) 베이스에 연결된 베이스, 그리고 저항(136)의 제 1 단자에 연결된 에미터를 가진다. 저항(134)은 V_CC에 연결된 제 1 단자와 트랜지스터 (131)의 콜렉터에 연결된 제 2 단자를 가진다.

어드레스 버퍼(76)는 종래의 어드레스 버퍼 회로이며, 저항(142 및 143), NPN 트랜지스터(129, 137, 139, 141, 145 및 147), 및 N-채널 트랜지스터(130, 138, 144, 146 및 148)를 포함한다. 여기에서, NPN 트랜지스터(137)는 V_CC2에 연결된 콜렉터와, A_IN으로 표시된 신호를 수신하기 위한 베이스, 및 에미터를 가진다. N-채널 트랜지스터(138)는 트랜지스터(137)의 에미터에 연결된 드레인과, N_BIAS를 수신하기 위한 게이트, 및 V_EE2에 연결된 소스를 가진다. NPN 트랜지스터(145)는 V_CC2에 연결된 콜렉터와, 베이스, 및 신호를 공급하기 위한 에미터를 가진다. N-채널 트랜지스터(146)는 트랜지스터(145)의 에미터에 연결된 드레인과, N_BIAS를 수신하기 위한 게이트, 및 V_EES에 연결된 소스를 가진다. 저항(142)은 V_CC2에 연결된 제 1 단자와 트랜지스터(145) 베이스에 연결된 제 2 단자를 갖는다. 저항(143)은 V_CC2에 연결된 제 1 단자와, 제 2 단자를 가진다. NPN 트랜지스터(139)는 저항 (142)의 제 2 단자에 연결된 콜렉터와, 트랜지스터(137)의 에미터에 연결된 베이스, 및 에미터를 갖는다. NPN 트랜지스터(141)는 저항(143)의 제 2 단자에 연결된콜렉터, 베이스 그리고 트랜지스터(139)의 에미터에 연결된 에미터를 가진다. N-채덜 트랜지스터(144)는 트랜지스터(139)의 에미터에 연결된 드레인과, 전압 N_BIAS를 수신하기 위한 게이트, 및 V_EE2에 연결된 소스를 가진다. NPN 트랜지스터(147)는V_CC2에 연결된 콜렉터와, 저항(143)의 제 2 단자에 연결된 베이스, 및 신호 V_I를 공급하기 위한 에미터를 가진다. N-채널 트랜지스터(148)는 트랜지스터(147)에미터에 연결된 드레인과, 전압 N_BIAS를 수신하기 의한 게이트, 및 V_EE2에 연결된 소스를 가진다. NPN 트랜지스터(129)는 V_CC2에 연결된 콜렉터와, 베이스, 및 트랜지스터 (141) 베이스에 연결된 에미터를 가진다. N-채널 트랜지스터(130)는 트랜지스터 (129)의 에미터에 연결된 드레인과, 전압 N_BIAS를 수신하기 위한 게이트, 및 V_EE2에 연결된 소스를 가진다.

V_AREF발생기(67)는 V_BG발생기(66)로부터 밴드갭 전압 V_BG를 받는다. V_BG발생기(66)의 동작은 후에 제 6 도의 설명에서 고려될 것이다. 단일 V_AREF발생기(67)는 어드레스 버퍼(75 및 76)에 기준 전압 V_AREF를 공급하기 위해 사용된다. 기준 전압 V_AREF는 대략 V_CC- V_BG× R₁₃₄/R₁₃₆과 동일한데 여기서 R₁₃₄는 저항(134)의 저항값을 나타내며 R₁₃₆은 저항(136)의 저항값을 나타낸다. V_CC와 V_BG는 고정되어 있기 때문에 V_AREF는 R₁₃₆에 대한 R₁₃₄의 비율로 정해진다. R₁₃₆의 저항값을 증가시키면 V_AREF의 값이 감소된다. 이런식으로 저항값의 비를 이용함으로써 V_AREF의 값을 결정하는 것이 바람직한데, 왜냐하면 R₁₃₄와 R₁₃₆의 실제값은 중요하지 않기 때문이다. 저항(135)은 트랜지스터(132)에 대해 부하 내지 전류원으로 동작한다.

어드레스 버퍼(76)는 트랜지스터(129) 베이스에서 기준 전압 V_AREF를 수신한다. V_AREF발생기(67)와 어드레스 버퍼(76)간 도선의 기생 저항은 저항(83)에 의해 표시된다. 저항(83)을 통과하는 전류는 매우 작으므로 저항(83)양단의 전압 강하는 매우 작지만, 저항(83) 양단의 전압 강하는 필요하다면 R₁₃₄/R₁₃₆비율을 조절함으로써 쉽게 보상될 수 있다.

어드레스 버퍼(76)는 ECL 논리 레벨에서 외부의 어드레스 신호 A_IN을 받는다. V_AREF는 어드레스 신호 논리 스윙(swing)의 중간점에 세트된다. A_IN은 외부 논리 신호이므로, V_AREF가 항상 A_IN의 논리 스윙의 중간점에 있도록 하기 위해 V_AREF발생기(67)는 실질적으로 V_CC와 동일한 전원 전압을 수신하는, V_CC본딩 패드(23)와 V_EE본딩 패드(25) 근처에 위치하고, 전원 전압 도선을 따라 생기는 전압 강하, 즉 잡음을 받지 않는다.

제 5 도는 제 2 도의 V_CS발생기(65)와 데이타 출력 버퍼(77)를 설명하는 개략도이다. V_CS발생기(65)는 P-채널 트랜지스터(113 및 114), NPN 트랜지스터(111, 112, 115 및 116), 및 저항(117 및 118)을 포함한다. 연산 증폭기(120)는 트랜지스터(111, 112, 113 및 114)와 저항(118)에 의해 형성된다. P-채널 트랜지스터(113)는 V_CC에 연결된 소스와, 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(114)는 V_CC에 연결된 소스와, 트랜지스터(113) 게이트에 연결된 게이트, 및 트랜지스터 (114) 게이트에 연결된 드레인을 가진다. NPN 트랜지스터(115)는V_CC에 연결된 콜렉터, 트랜지스터(113) 드레인에 연결된 베이스, 및 전압 V_CS를 공급하기 위한 에미터를 가진다. NPN 트랜지스터(116)는 트랜지스터(115) 에미터에 연결된 콜렉터와, 트랜지스터(116) 콜렉터에 연결된 베이스, 및 에미터를 가진다. NPN 트랜지스터(111)는 트랜지스터(113) 드레인에 연결된 콜렉터, 트랜지스터(116) 콜렉터에 연결된 베이스, 및 에미터를 가진다. NPN 트랜지스터(112)는 트랜지스터(114) 드레인에 연결된 콜텍터와, 전압 V_BG를 수신하기 위한 베이스, 및 트랜지스터(111) 에미터에 연결된 에미터를 가진다. 저항(117)은 트랜지스터(116) 에미터에 연결된 제 1 단자와, V_EE에 연결된 제 2 단자를 가지며, 저항(118)은 트랜지스터(111) 에미터에 연결된 제 1 단자와 V_EE에 연결된 제 2 단자를 가진다.

데이타 출력 버퍼(77)는 종래의 데이타 출력 버퍼이며, NPN 트랜지스터(119, 121 및 122)와 저항(123, 124 및 125)을 포함한다. 저항(123)은 V_CC에 연결된 제 1 단자와 제 2 단자를 가진다. NPN 트랜지스터(121)는 트랜지스터(123)의 제 2 단자에 연결된 콜렉터와, 증폭기(85)로부터 신호 D_OUT을 수신하기 위한 베이스, 및 에미터를 갖는다. NPN 트랜지스터(119)는 트랜지스터(121) 에미터에 연결된 콜렉터와, 전압 V_CS를 수신하기 위해 트랜지스터(115) 에미터에 연결된 베이스, 및 에미터를 가진다. 저항(125)은 트랜지스터(119) 에미터에 연결된 제 1 단자와 V_EE에 연결된 제 2 단자를 가진다. NPN 트랜지스터(122)는 신호 Q_OUT을 공급하기 위한 콜렉터와, 증폭기(85)로부터를 수신하기 위한 베이스, 및 트랜지스터(121) 에미터에 연결된 에미터를 가진다. 저항(124)는 V_CC에 연결된 제 1 단자와, 트랜지스터(122) 콜렉터에 연결된 제 2 단자를 갖는다.

V_BG발생기(66)는 연산증폭기(120)의 트랜지스터(112) 베이스에 밴드갭 전압 V_BG를 공급한다. V_BG발생기(66)의 회로는 제 6 도에서 도시된 V_BG발생기(64)와 동일하며 후에 논의될 것이다. 연산 증폭기(120)가 트랜지스터(111) 베이스 전압을 V_BG와 동일하게 하여, V_CS가 V_BG와 동일하게 될 것이다. 바이어스 전압 V_CS는 출력 버퍼(77)에 대해 정전류원의 역할을 하는 트랜지스터(119) 베이스에 공급된다. 트랜지스터(115)는 능동 부하이며 그것의 에미터에 전압 V_CS를 공급한다. V_CS발생기(65)와 출력 버퍼(77)를 각각 V_CC본딩 패드(23)에 가깝게 위치시키면, 출력 버퍼 (77)와 V_CS발생기(65)가 받는 내부 생성 전원 잡음의 양을 감소시킴으로서 V_OH(min)레벨이 향상되며 또한 신호 Q_OUT이 실질적으로 V_OC와 동일하게 보장된다.

제 6 도는 제 2 도의 V_BG발생기(64)를 설명하는 개략도이다. V_BG발생기(64)는 P-채널 트랜지스터(151, 152 및 158), NPN 트랜지스터(153, 154, 156 및 157), 및 저항(155, 159, 160 및 161)을 포함한다. 연산증폭기 부분(150)은 트랜지스터(151-154)와 저항(155)으로 형성된다. P-채덜 트랜지스터(151)는 V_CC2에 연결된 소스와, 게이트, 및 트랜지스터(151) 게이트에 연결된 드레인을 가진다.P-채널 트랜지스터(152)는 V_CC2에 연결된 소스와, 트랜지스터(151) 드레인에 연결된 게이트, 및 드레인을 가진다. NPN 트랜지스터(153)는 트랜지스터(151) 드레인에 연결된 콜렉터, 베이스, 및 에미터를 갖는다. NPN 트랜지스터(154)는 트랜지스터 (152) 드레인에 연결된 콜렉터, 베이스, 및 트랜지스터(153) 에미터에 연결된 에미터를 가진다. 저항(155)은 트랜지스터(153) 에미터에 연결된 제 1 단자와, V_EE2에 연결된 제 2 단자를 가진다. NPN 트랜지스터(156)는 N101 로 표시된 노드에서 트랜지스터(154) 베이스에 연결된 콜렉터, N101 노드에서 트랜지스터(156) 콜렉터에 연결된 베이스, 및 V_EE2에 연결된 에미터를 가진다. NPN 트랜지스터(157)는 콜렉터와, 트랜지스터(157) 콜렉터에 연결된 베이스, 및 V_EE에 연결된 에미터를 가진다. 저항(161)은 N102 로 표시된 노드에서 트랜지스터(153) 베이스에 연결된 제 1 단자와, 트랜지스터(157) 콜렉터에 연결된 제 2 단자를 가진다. 저항(159)은 제 1 단자와, 트랜지스터(156) 콜렉터에 연결된 제 2 단자를 가진다. 저항(160)은 저항(159)의 제 1 단자에 연결된 제 1 단자와 N102 노드에서 저항(161)의 제 1 단자에 연결된 제 2 단자를 가진다. P-채널 트랜지스터(158)는 V_CC2에 연결된 소스와, 트랜지스터(152) 드레인에 연결된 게이트, 그리고 저항(160)의 제 1 단자에 연결되며 바이어스 전압 V_BG을 공급하는 드레인을 가진다. 제 2 도에서 도시된 V_BG발생기(66 및 74)는 V_BG발생기(66)가 전원 전압 V_CC와 V_EE를 받고 V_BG발생기(74)가 V_CC전원 도선(61)의 1 노드에서 전원 전압 V_CC1을 또 V_EE전원 도선(62)의 3 노드에서 V_EE1을 받는다는 것만 제외하고는 V_BG발생기(64)와 동일하다.

V_BG발생기(64)는 온도와 제조 공정 변화에 대해 안정하게 유지되는 연속적인밴드갭 전압 V_BG를 공급해야만 한다. 밴드갭 전압 발생기들은 본 기술 분야에서 공지되어 있으며, 정격 V_BG기준 전압을 공급하기 위해 실리콘 밴드갭 전압을 사용한다. 양과 음의 온도 계수를 가진 두개의 스케일링된 전압은 온도 변동에 무관하게 상대적으로 안정된 V_BG를 공급하기 위해 함께 부가된다. 트랜지스터(156 및 157)가 상이한 에미터 전류 밀도들에서 동작하므로 N101 노드에서의 전압은 Nl02 노드에서의 전압과 동일하다. 트랜지스터(156)의 음의 온도 계수는 그것을 저항(159) 양단의 전압 강하의 양의 온도 계수와 일치시킴으로서 보상될 수 있다.

분포 기준 전압 및 바이어스 전압 발생기(60)는 V_BIAS발생기(63)가 증폭기 (84 및 85)와 어드레스 버퍼(76)에 공급되는 것과 같은 전원 전압을 트랙킹(track)하여 메모리(20)의 액세스 시간을 개선시킨다는 이점을 제공한다. 출력 버퍼(77 및 78), V_CS발생기(65), V_BG발생기(66)는 출력 버퍼(77 및 78)에 나타나는 잡음량을 감소시키기 위해, V_EE본딩 패드(25)와 V_CC본딩 패드(23)에 가깝게 위치하며, 따라서 V_OH(min) 레벨이 개선된다. V_AREF발생기(67)는 V_EE본딩 패드(25)와 V_CC본딩 패드(23) 근처에 위치하여, 외부 신호 A_IN의 논리 스윙의 중간점에 가능한 한 가까운 기준 전압을 공급한다.

본 발명이 양호한 실시예와 관련하여 서술되었지만, 당업자라면 본 발명이 여러 다양한 방법으로 변형되어 질 수 있고, 상기 특정하게 언급한 것외의 다른 많은 실시예도 가정할 수 있을 것이다. 예컨대, 다른 형태의 기준 및 바이어스 전압회로가 상술한 것들과 대체될 수 있다. 만일 N_BIAS대신에 P_BIAS가 요구되는 특정한 응용의 경우 N_BIAS대신에 P_BIAS발생기가 사용될 수 있다. 따라서, 첨부한 특허청구범위는 본 발명의 취지 및 범위안에 포함되는 본 발명의 모든 변형들을 포괄하도록의도된 것이다.

제 1 도는 혁신적인 핀 아웃 기술을 이용하는 집적 회로 메모리의 평면도.

제 2 도는 분포 기준 전압과 바이어스 전압 발생기를 이용하는 제 1 도의 메모리를 예시하는 부분 개략 블럭도.

제 3 도는 제 2 도의 N_BIAS발생기와 증폭기를 예시하는 개략도.

제 4 도는 제 2 도의 V_AREF발생기와 어드레스 버퍼를 예시하는 개략도.

제 5 도는 제 2 도의 V_CS발생기와 데이타 출력 버퍼를 예시하는 개략도.

제 6 도는 제 2 도의 V_BG발생기를 예시하는 개략도.

*도면의 주요부분에 대한 부호의 설명*

63,73: N_BIAS발생기 64, 66, 74: V_BG발생기

65: V_CS발생기 67: V_AREF발생기

85: 증폭기 75, 76: 어드레스 버퍼

77, 78: 출력 버퍼

Claims (2)

1. 분포된 기준 전압 및 바이어싱 전압들을 가진 메모리에 있어서,

   메모리의 제 1 모서리에 따라 중심부분내에 위치하여 양과 음의 전원 전압을 전도하는 다수의 본딩 패드들 ;

   상기 다수의 본딩 패드들 중에서 외부 양의 전원 전압을 수신하기 위한 제 1 본딩 패드;

   제 1 및 제 2 의 단부를 가지며, 상기 제 1 모서리에 실질적으로 평행하고,상기 제 1 본딩 패드에 연결된 양의 전원 전압 도선;

   상기 다수의 본딩 패드들 중에서 외부 음의 전원 전압을 수신하기 위한 제 2본딩 패드;

   제 1 및 제 2 의 단부를 가지며, 상기 제 1 모서리에 실질적으로 평행하고,상기 제 2 본딩 패드에 연결된 음의 전원 전압 도선;

   상기 양과 음의 전원 전압 도선들 각각의 상기 제 1 단부에 연결되어, 입력신호와 기준 전압간의 차이에 응답하여 논리 상태에서 내부 신호를 공급하기 위한입력 버퍼 회로;

   상기 중심 부분내에서 상기 양과 음의 전원 전압 도선들 각각에 연결되어, 상기 기준 전압을 공급하기 위한, 기준 전압 발생기;

   상기 메모리의 중심부분에서 상기 양과 음의 전원 전압 도선들 각각에 연결되어, 상기 제 1 및 제 2 입력 신호들에 응답하여 소정 전류를 조종함으로써 결정되는 논리 레벨을 갖는 데이터 출력 신호를 공급하기 위한, 데이터 출력 버퍼 회로; 및

   상기 중심 부분내에서 상기 양과 음의 전원 전압 도선들 각각에 연결되어, 바이어스 전압을 데이터 출력 버퍼 회로에 제공하는 바이어스 전압 발생기로서, 상기 소정 전류는 상기 바이어스 전류에 비례하는, 바이어스 전압 발생기를 포함하는, 분포된 기준 전압 및 바이어싱 전압들을 가진 메모리.
2. 분포된 기준 전압 및 바이어싱 전압들을 가진 메모리에 있어서,

   상기 메모리의 제 1 가장자리에 실질적으로 평행하여 배치된 제 1 및 제 2 전원 도선들로서, 제 1 및 제 2 전원 도선들의 길이에 비례하는 기생 저항을 가지며, 제 1 노드에서 제 1 전원 전압을 수신하고, 상기 제 1 전원 전압에서 상기 기생 저항으로 인한 전압 강하를 뺀 값과 실질적으로 동일한 제 2 전원 전압을 제 2 노드에서 제공하는, 상기 제 1 및 제 2 전원 도선들;

   상기 제 2 노드에서 상기 제 1 및 제 2 전원 도선들에 결합되어, 상기 제 2전원 전압을 수신하고, 제 1 밴드갭 기준 전압을 제공하기 위한 제 1 밴드갭 기준전압 발생기;

   상기 제 2 노드에서 상기 제 1 및 제 2 전원 도선들에 결합되어, 상기 제 2전원 전압을 수신하고, 상기 제 1 밴드갭 기준 전압 수신에 응답하여 바이어스 전압을 제공하는, 바이어스 전압 발생기; 및

   상기 제 2 노드에서 상기 제 1 및 제 2 전원 도선들에 결합되어, 상기 제 2전원 전압을 수신하고, 상기 바이어스 전압에 비례하는 소정 전류를 조종함으로써결정되는 논리 레벨들을 갖는 제 1 및 제 2 출력 신호들을 제공하는, 증폭기를 포함하고,

   상기 바이어스 전압 발생기와 상기 제 1 밴드갭 기준 전압 발생기는 상기 증폭기의 적당한 잡음 면역(immunity)을 보장하기 위해 상기 증폭기 근처에 위치되고 실질적으로 동일 전원 전압들을 수신하는, 분포 기준 전압 및 바이어스 전압을 가진 메모리.