KR900002473B1 - 자체에 공급된 전원전압의 조정수단을 가지는 반도체 장치 - Google Patents

Abstract

내용 없음.

Description

자체에 공급된 전원전압의 조정수단을 가지는 반도체 장치

제 1 도는 회로의 동작 원리를 설명하는, 본 발명에 따른 반도체 장치에 형성된 전원 조정 회로의 블록선도.

제 2 도는 본 발명에 따라 첫 번째로 제기된 실시예의 회로 배선도.

제 3 도는 제 1 도에서 보인 각 노드(node)의 전위와 더미(dummy) FET의 채널 길이간의 관계 설명도.

제 4 도는 두 번째로 제기된 실시예의 개선된 회로 배선도이다.

본 발명은 집적회로(IC) 또는 대규모 집적회로(LSI)를 포함하는 반도체 장치에 관한 것으로서 특히 반도체 장치(이후 반도체 칩 또는 간단히 칩이라 함)로 흐르는 전원전류와 같이 칩의 전기적 특성의 칩투칩(chip-to-chip)편차를 보상하기 위하여 자체에 공급된 외부 전원전압 조정수단을 갖는 반도체 장치에 관한 것이다.

IC, 특히 금속 산호 반도체(MOS) IC의 눈부시게 증가하는 패킹밀도에 따라 반도체 칩의 치수상의 구조는 Richard Rashiey등에 의하여 1977.8.18일자 발생된 전자공학지 94-99면에서 언급된 바와 같이 매우 미세하게 되고 생산 라인에서 각종 문제점을 야기시킨다. 이것은 트랜지스터의 관련된 생산기술에 있어서, 더욱 더 엄정한 정확성과 정밀성을 필요로 하게 한다.

예를 들어 MOS 전계효과 트랜지스터(FET)를 얻는데 있어서, 이들의 채널길이는 최근의 생산라인에서 2㎛까지 짧아졌다. 폴리실리콘 게이트 전극을 갖는 MOS FET와 함께 채널 길이는 자기정합된 도펀트(depant) 이온 주입법이 게이트 전극을 마스크로 사용하여 관련된 MOS FET의 소오스-드레인 영역을 형성하기 위하여 적용되므로 게이트 전극의 폭에 의하여 정의된다. 게이트 전극의 크기의 정확성은 폴리실리콘 게이트 전극을 패턴화하기 위한 포토레지스터(photoresist)의 과잉 에칭과 기판의 울퉁불퉁한 표면 때문에 일어나는 포토레지스트의 부정확한 석판 인쇄 패턴화, 게이트 전극의 형성을 위한 폴리 실리콘층의 과잉 에칭 등과 같은 자체의 부적절한 생산공정에 의하여 역효과를 낸다. 이러한 제조공정은 많은 반도체 칩이 내장된 각각의 모든 반도체 웨이퍼에 영향을 미친다. 그러므로 FET의 디멘죤의 편차는 다수의 칩이 전자회로에서 사용될 때, 웨이퍼에서 웨이퍼로, 즉 칩에서 칩으로 도달된다. 예를 들어 약 ±0.2㎛의 채널길이의 칩투칩 편차는 콘덕턴스 gm, 드레쉬 홀드 전압 Vth, 그리고 소오스-드레인 항복전압과 같은 전기적 특성에 약 10%의 편차를 가져오는 현행 생산 기술하에서의 MOS FET에서 발견된다. 반대로 하나의 반도체 칩에 포함된 각각의 FET 사이의 편차는 매우 적다.

일반적으로 전자회로에는 많은 반도체 칩 또는 IC 칩이 설치되어 있고 전력은 회로의 외부 전원으로부터 각 칩에 공통으로 공급된다. 결과적으로 각 FET의 전기적 특성의 편차에 기인하는 문제점은 높은 콘덕턴스 FET, 즉 짧은 채널길이를 갖는 FET를 포함하는 칩에 대하여 너무 높은 전원 전류, 그리고 낮은 콘덕턴스 FET, 즉 긴 채널길이와 높은 게이트-소오스 용량을 갖는 FET를 포함한 칩에 대하여 너무 낮은 전원전류가 낮은 스윗칭 속도를 야기할 수 있다. 이것은 회로의 효율과 안정성의 감소로 나타난다.

각각의 칩상에 설치된 FET의 전기적 특성의 상기 언급한 칩투칩 편차는 현재로서 어느 정도까지는 어찌할 수가 없다. 반도체 칩의 제조공정의 정확성과 안정성을 향상시키는 것이 훨씬 더 어렵고 비용이 많이든다. 따라서 다른 대응 방안이 이 분야에서 기대되었다.

본 발명의 목적은 여러개의 반도체 칩이 전자회로에서 사용될 때, 반도체 칩의 일정하고도 확실한 동작을 얻기 위하여 자체에 설치된 트랜지스터의 전기적 특성의 칩투칩 편차를 보상할 수 있는 수단을 가진 반도체 칩을 제공하는 것이다.

본 발명의 남은 다른 목적은 각 칩상에 설치된 트랜지스터의 전기적 특성을 표시하는 신호에 의하여 제어되고 자체에 공급된 외부 전원전압의 조정수단을 가진 반도체 칩을 제공하는 것이다.

본 발명의 또다른 목적은 관련된 생산 공정의 고유의 불균일성에 의하여 야기된 모든 칩의 전기적 특성의 편차를 경제적으로 보상함으로써 높은 신뢰도를 가지고 전자회로에서 사용되는 반도체 칩을 제공하는 것이다.

제 1 도는 동작 원리를 설명하기 위한 것으로서 본 발명에 따른 반도체 칩에 형성된 전원전압 조정 회로의 블록선도이다. 회로에는 내부회로 5내의 FET의 전기적 특성을 표시하는 표시신호를 제공하기 위한 수단 1(이후 간단한 표시수단 1이라 함)과 표시신호에 따라 조정신호를 발생하기 위한 수단3(이후 간단히 조정신호 발생수단 3이라함), 외부, 전원전압 조정수단 4(이후 간단히 조정수단 4라 함)가 포함되어 있다. 이 부근에서 외부 전원전압 Vcc가 전압 Vcc를 조정하는 조정수단 4를 통하여 반도체 칩에 형성된 기억회로와 같은 내부회로 5에 공급된다. 한편, 표시수단 1은 내부회로 5에 설치된 FET의 콘덕턴스와 같은 전기적 특성을 검출한다. 표시수단 1로부터의 표시신호는 조정신호 발생수단 3에 공급되고 그로부터의 출력신호가 조정수단 4에 공급된다. 그리하여 전압 Vcc가 내부회로 5에 공급된 내부 전원전압 Vcc로 조정되고 내부에 포함된 FET의 전기적 특성의 칩투칩 편차를 보상한다. 결과적으로 반도체, 즉 예를 들면 오히려 더 높은 콘덕턴스를 가진 FET가 있는 칩에 공급된 외부 전원전압 Vcc는 칩의 내부회로에 5에 공급된 비교적 낮은 내부 전원전압 Vcc로 조정되어 만일 그렇지 않을 때 발생되는, 칩으로의 높은 전원전류의 흐름을 피할 수 있다.

더 진행하기 전에 FET가 채널 길이와 전기적 특성간의 관계에 대하여 간단히 설명한다. 예를 들면 FET의 콘덕턴스는 채널길이에 반비례한다. 2㎛와 같은 짧은 채널 길이에 있어서는 콘덕턴스가 높고 채널 길이에 매우 민감하게 변화한다. 그러므로 짧은 채널 길이를 갖는 FET는 제어가 잘된 전기적 특성을 갖도록 제조되기가 매우어렵다. 반면에 이 FET는 변동된 생산조건하에서 야기되는 내부회로 5에 포함된 FET에 전기적특성의 편차를 검사하는데 적당하다. 따라서 짧은 채널 길이를 갖는 FET는 표시수단 1에 대하여 감응성 더미 FET로서 사용되어진다. 반면에 5㎛ 이상과 같은 비교적 긴 채널 길이를 갖는 FET에 있어서는 콘덕턴스가 낮고 채널길이의 변화에 둔감하다. 이러한 FET는 이들의 전기적 특성이 채널 길이에 의한 영향을 덜받고 약간의 편차를 가진 생산조건하에서도 비교적 안정된 기능을 유지할 수 있기 때문에 상기 언급한 더미 FET 이외의 제어수단 1에 대하여 적절하게 사용되어진다. 더욱이 예를 들어 전자회로내에 포함된 각 반도체 칩으로 흐르는 전원전류의 편차는 주로 높은 콘덕턴스 즉 짧은 채널 길이를 가진 FET에 기인한다.

다음부터, 이 명세서의 전반에 걸쳐 관련 채널길이에 대하여 사용된 "짧은" 또는 "긴"의 항목은 상기 언급한대로의 의미를 갖는다.

내부회로 5에서 사용된 FET의 전기적 특성을 나타내기 위하여, 더미 FET를 통한 전압 강하는 내부회로에 포함된 FET의 전기적 특성을 나타내는 표시신호로서 사용되는데 이는 더미 FET와 내부회로의 5의 FET들은 같은 웨이퍼상에 그리고 같은 제조 조건하에서 제조되고 더미 FET와 내부회로 5의 FET들 중 몇개는 서로 비슷하게 짧은 채널 길이를 갖기 때문이다.

조정신호 발생수단 3은 원래 단순한 증폭기이다. 더욱이 예정된 값으로부터 외부 전원전압 Vcc의 편차의 영향을 피하기 위하여 개선된 제어수단이 나타난다. 이러한 목적으로 제 4 도에서 보인 바와 같이 기준전압 발생수단이 도입되었고 그로부터의 기준전압 신호는 외부 전원전압의 편차를 피드백(feed back)하기 위하여 차동 증폭기에 공급된다.

조정수단 4 자체는 FET이고 그것의 콘덕턴스는 그것의 게이트 전극에 공급된 조정신호에 의하여 조정된다. 외부 전원전압 Vcc는 외부 전력 공급선을 통하여 조정수단 4, 즉 FET 4에 공급된다. FET의 조정된 콘덕턴스에 따라서 FET를 통한 전압 강하는 변화되고 내부회로 5에 공급된 내부 전원전압 Vcc로 새로이 제공한다. 그리하여 외부 전원전압 Vcc는 반도체 칩의 FET의 콘덕턴스에 따라 내부 전원전압 Vcc로 새로이 제공한다. 그리하여 외부 전원전압 Vcc는 반도체 칩의 FET의 콘덕턴스에 따라 내부 전원전압 Vcc로 조정된다. 다시 말하면 생산라인에서의 생산조건 변동의 보상이 실현되어질 수 있다. 이와 같이 IC 또는 LSI와 같은 반도체 장치의 생산관리상의 본질적인 어려움을 비교적 쉽게 그리고 경제적으로 극복할 수 있다.

점차적으로 나타날 이들 목적과 장점은 이것에 관하여 일부분을 이루는 첨부 도면을 참조하면서 이후, 더 언급되고 청구되는 바와 같이 회로 구성의 세부 묘사에서 나타나고 여기에서 같은 숫자는 전체적으로 같은 부분적으로 표시한다.

제 2 도는 표시수단 1과 조정신호 발생수단 3. 전압 조정수단 4(FET 4)를 포함하는 수단과 내부회로 5(이들은 모두 칩상에 형성되어 있음)를 포함하는 본 발명의 첫 번째 제기된 실시예의 회로 배선도이다. 실시예에 대한 모든 설명을 통하여 사용된 모든 FET는 N채널 FET로 가정한다. 제 2 도에서 FET 4,7,8과 10은 비교적 긴 채널길이를 갖고 있고 그리하여 이들의 전기적 특성은 이들의 채널길이 편차에, 즉 FET 또는 관련된 칩이 만들어지는 관련된 생산조건의 변동에 매우 둔감하다. 반면에 FET 6은 짧은 채널 길이를 갖는 더미 FET이다. 이것의 전기적 특성은 채널 길이의 변화에 민감하게 반응하고 전에 언급한 바와같이 생산 조건의 변동에 의하여 야기된 칩상의 FET의 전기적 특성의 변화를 감시하는데 적당하다.

표시수단 1은 더미 FET 6과 다이오드가 연결된 FET 7, 즉 부하 트랜지스터로 구성되어 있다. 외부전원(도시되지 않음)으로부터 외부 전원전압 Vcc가 외부 전력 공급선(도시되지 않음)을 통하여 FET 6의 드레인에 공급되고 FET 7의 소오스는 다른 하나의 전력 공급선(도시되지 않음), 보통 접지선에 연결된다. 다음 스테이지는 조정 신호 발생기 3이며, 전압 Vcc의 외부 전원에 연결된 부하저항 13과 드레인이 노드 N₃에서 부하저항 13과 연결된 증폭 트랜지스터 FET 8, 다이오드가 연결된 부하 트랜지스터 FET10이 포함된다. 부하저항 13, FET 8과 FET 10은 열거된 순서에 따라 서로 직렬로 연결되어 있다. 노드 N₁의 전위 V_N1은 FET 8의 게이트 전극에 공급된다. 부하저항 13과 FET 8의 드레인이 서로 연결되어 있는 노드 N₃의 전위 V_N3는 조정수단인 FET 4의 게이트 전극에 공급되어 드레인과 소오스가 각각 외부전력 공급선과 내부회로 5에 연결된 FET 4의 콘덕턴스를 제어한다.

제 3 도는 제 2 도에서 보인 각 노드에서의 전위와 더미 FET 6의 채널길이 사이의 관계를 보여주고 있다. 가로좌표는 채널길이 축을 나타내고 세로 좌표에는 각 채널 길이에 따른 각 노드의 전위가 기입되어 있다. 전에 언급한 바와같이 채널길이는 예를 들면 ±0.2㎛ 이내로 생산라인에서 현행 생산기술에 따라 제어된다. 채널 길이가 2㎛로 되도록 설계된다고 가정하면 채널길이는 2.2㎛에서 1.8㎛의 범위내에 제어될 것이다. 표시수단 1, 조정신호 발생수단 3과 조정수단 4를 포함하는 전체의 조정회로는 FET 6의 채널길이가 최대, 즉 2,2㎛일 때, FET 4를 통한 전압 강하가 최소로 되는 그러한 식으로 보통 설계된다. 채널길이가 더 짧아지면 FET 6의 콘덕턴스 gm은 더 높아지고, FET 6의 결과적으로 더 적어진 전압 강하는 FET 8을 통한 전압강하를 감소시키는 더 높은 전위 V_N1을 제공하며 저하된 전위 V_N3으로 나타난다. FET 4의 게이트 전위, 즉 전위 V_N3가 떨어지므로 FET 4를 통한 전압강하는 증가하며, 저하된 내부 전원전압 Vcc를 제공한다. 이제 비교적 낮은 Vcc가 비교적 높은 전체 콘덕턴스를 갖는 내부회로 5에 공급된다. 결과적으로 다른 방법으로 발생될 수 있는 더 높은 전원 전류의 칩으로의 흐름은 쉽게 피할 수 있다.

첫 번째 실시예는 본 발명의 개념을 실현하는 간단한 회로로서 몇가지 불안정한 동작을 가지고 잇다. 예를 들어, 제 2 도에서 보인 외부 전원전압 Vcc의 레벨이 특정된 전압보다 오히려 더 높아지면 V_N1과 V_N3의 전위 전압은 상승하고 원래 목적했던 것보다 더 높은 Vcc를 제공한다.

외부 전원전압 Vcc의 편차의 영향을 가능한한 감소시켜 더 안정된 동작을 얻기 위하여 개선된 두 번째 실시예가 제기되었다. 두 번째 실시예의 회로의 궁극적인 목적은 FET 4의 게이트 전극의 전위, 즉 노드전위 V_N3를 예정된 값으로부터 생기는 외부 전원전압 Vcc의 편차로부터 보호하는데 있다.

제 4 도는 두 번째 실시예의 회로배선도이다. 첫 번째 실시예와 마찬가지로 두 번째 실시예도 제어수단과 조정수단 4를 포함한다. 제어수단은 표시수단 1, 기준전압 발생수단 2와 더 복잡해진 조정신호 발생수단 3을 포함한다. 기준전압 발생기 2는 노드 N₂에 직렬로 연결된 두 개의 저항 11과 12로 구성되어져 있다. 저항 11은 외부 전력 공급선에 연결되어 있고 저항 12는 접지선에 연결되어 있다. 그리하여 전압 Vcc는 두 개의 저항 11과 12의 저항률에 비례하여 분할되고 값 V_N2의 기준전압이 얻어진다.

조정신호 발생기 3은 미국특허(번호 4,375,039 1983년 2월 22일 발간, 야마우찌 출원)에서 명시된 공지의 회로인 차동 증폭기이고 세 개의 트랜지스터 FET 8,9,10과 두 개의 부하저항 14와 15로 구성되어 있다. 트랜지스터 FET 8과 9의 드레인은 각 노드 N₃, 과 N₄에서 부하저항 14와 15에 각각 연결되어 있고 두 트랜지스터의 소오스는 노드 N₅에서 공통트랜지스터 FET 10에 공통으로 결합되어 있다. FET 10의 소오스는 접지되어 있다. 외부 전원전압 Vcc는 그들의 다른 하나의 단자에서 두개의 부하저항 14와 15에 공급된다. 차동증폭기에는 두개의 입력단자, 즉 FET 8,9의 각 게이트 건극에 연결된 노드 N₁과 N₂에 첫 번째 ALT 두 번째 입력단자와 조정트랜지스터 FET 4에 연결된 노드 N₃에 하나의 출력단자가 있다. 다른 출력단자 N₄는 노드 N₅의 전압인 기준전압 V_N5가 변화할 수 있도록 공통 트랜지스터 FET 10의 게이트 전극에 피드백된다.

조정신호 발생기 3, 즉 제 4 도의 차동 증폭기의 동작을 설명하겠다. 관련된 FET의 전기적 특성의 표시 신호 전압 V_N1은 제 2 도에서 보인 첫 번째 실시예에서의 것과 같은 방법으로 표시수단 1에서 얻어지며 차동증폭기의 첫번째 입력단자, 즉 FET 8의 게이트 전극에 공급된다. 두 번째 입력단자, 즉 FET 9의 게이트 전극에 전압 V_N2가 기준전압 발생수단 2로부터 공급된다. 더미 FET 6의 변화에 의하여 야기된 동작은 첫 번째 실시예의 그것과 같기 때문에 여기에서 더 언급하지 아니한다. 더미 FET 6의 콘덕턴스가 고정되고 Vcc만이 상승한다는 조건하에서 Vcc의 변화의 영향만을 설명하겠다.

Vcc가 어느정도 상승했을때, 노드전위 V_N1,V_N2,V_N3와 V_N4는 당연히 상승한다. 명확하게 하기 위하여 Vcc의 상승 때문에 직접적으로 야기되는 노드 전위에서는 이들 상승은 최초 상승이라 한다. 지금 Vcc의 상승의 결과를 제 4 도를 참고하여 설명하겠다.

V_N2의 최초 상승은 노드 전압 V_N4가 저하된 결과로 FET 9의 콘덕턴스를 증가시킨다. V_N4의 최초 상승과 결합하면 노드전압 V_N4는 전체적으로 약간 상승하고 FET 10의 콘덕턴스를 증가시켜 노드전위 V_N5를 저하시키는 결과로 나타난다. V_N1의 최초 상승과 결합하면 V_N5의 감소는 FET 8의 콘덕턴스를 증가시키며 노드전위 V_N3을 감소시키도록 작용한다. 그리하여 V_N3의 최초 상승의 영향은 비록 완전히 제거되지는 않는다하더라도 적어도 부분적으로는 보상이 된다. 외부 공급전압 Vcc의 상승의 영향이 더 확실한 동작의 실행하기 위하여 어느 정도까지 감소되도록 차동 증폭기가 동작한다고 볼 수 있다. 물론 전압 Vcc가 지정된 전압으로부터 감소될 때 회로의 동작은 반대방향으로 진행되고 그에 대한 더 구체적인 설명은 이 기술에 숙련된 사람들에게는 필요가 없을 것이다.

본 발명은 그에 관한 취지 또는 근본적인 특징으로부터 이탈함이 없이 다른 특수가 형식으로 실시될 수 있다. 그러므로 지금까지 언급한 실시예들은 모든 면에서 설명하는 것 뿐이지 한정하는 것이 아니며 본 발명의 범위는 지금까지 앞에서 설명한 것보다는 오히려 첨부된 청구범위에 의하여 나타나 있고, 따라서 청구 내용과 동등한 의미 및 범위내에서 일어나는 모든 변하는 본 발명에 포함된다.

Claims (12)

1. 외부 전원전압을 받아들이는 반도체 장치에 있어서, 반도체 기판, 다수의 트랜지스터를 포함하는 반도체 기판상에 형성된 내부회로, 조정신호에 따라 상기 외부 전원전압을 조정하고 상기 외부 전원전압을 상기 내부회로에 공급될 내부 전원전압으로 전환하기 위하여 상기 기판상에 형성된 전압 조정수단과, 상기 트랜지스터의 전기적 특성에 대응하는 상기 조정수단을 제어하기 위하여 상기 반도체 기판상에 형성된 제어수단을 포함하며, 그리하여 상기 트랜지스터의 전기적 특성의 변동이 보상되는 것을 특징으로 하는 반도체 장치.
2. 청구범위 제 1 항에 있어서, 상기 제어수단이, 상기 트랜지스터의 전기적 특성을 표시하는 표시신호를 제공하기 위한 수단과, 상기 표시신호에 따라 조정신호를 발생하기 위한 수단을 포함하는 반도체 장치.
3. 청구범위 제 2 항에 있어서, 표시신호를 제공하기 위한 상기 수단이, 직렬로 연결된 부하 트랜지스터와 더미 트랜지스터를 포함하고, 상기 더미 트랜지스터는 외부 전력 공급선에 연결되어 있고 상기 부하 트랜지스터는 전원선에 연결되어 있으며 상기 더미 및 부하 트랜지스터 사이의 노드의 전압이 상기 표시신호로서 다음 스테이지로 공급되는 반도체 장치.
4. 청구범위 제 2 항에 있어서, 조정신호를 발생하기 위한 상기 수단이, 외부 전력 공급선에 연결된 첫 번째 부하수단, 상기 첫 번째 부하수단에 직렬로 연결된 증폭 트랜지스터, 상기 증폭 트랜지스터에 그리고 전력 공급선에 직렬로 연결된 두 번째 부하수단을 포함하며, 상기 표시신호가 상기 증폭 트랜지스터의 게이트 전극에 입력되고 상기 첫 번째 부하수단과 상기 증폭 트랜지스터 사이의 노드의 전압이 상기 고정신호로서 다음 스테이지에 공급되는 반도체 장치.
5. 청구범위 제 1 항에 있어서, 상기 제어수단이, 상기 트랜지스터의 전기적 특성을 표시하는 표시신호를 제공하기 위한 수단, 상기 외부 전원전압에 의존하는 기준전압을 발생하기 위한 수단과, 상기 표시신호와 상기 기준전압에 따라 조정신호를 발생하기 위한 수단을 포함하고, 그리하여 상기 트랜지스터의 전기적 특성의 변동이 상기 외부 전원전압에 의하여 보상되는 반도체 장치.
6. 청구범위 제 5 항에 있어서, 기준전압을 발생하기 위한 상기 수단이, 서로 직렬로 연결된 첫 번째 및 두 번째 저항을 포함하고, 상기 첫 번째 저항이 상기 외부 전력 공급선에 연결되고 상기 두 번째 저항이 전력 공급선에 연결되며 상기 첫 번째 저항과 두 번째 저항사이의 노드의 전압이 기준 전압신호로서 다음 스테이지에 공급되는 반도체 장치.
7. 청구범위 제 5 항에 있어서, 상기 조정신호를 발생하기 위한 수단이, 외부 전력 공급선에 연결된 첫 번째 및 두 번째 부하수단, 상기 첫 번째와 두 번째 부항수단에 각각 직렬로 연결된 첫 번째 및 두 번째 입력 트랜지스터와, 상기 첫 번째 및 두 번째 트랜지스터에 공통으로 연결되고, 전력 공급선에 연결된 공통 트랜지스터를 포함하고, 상기 표시신호와 기준 신호전압은 상기 첫번째와 두번째 입력 트랜지스터의 게이트 전극에 각각 공급되며 상기 두 번째 부하수단과 상기 두 번째 입력 트랜지스터 사이의 노드의 전압이 상기 공통 트랜지스터의 게이트 전극에 공급되고 상기 첫 번재 부하수단과 상기 첫 번째 입력 트랜지스터 사이의 노드의 전압이 상기 조정신호로서 다음 스테이지에 공급되는 반도체 장치.
8. 청구범위 제 5 항에 있어서, 상기 표시신호를 제공하기 위한 수단이, 직렬로 연결된 더미 트랜지스터와 부하 트랜지스터를 포함하고, 상기 더미 트랜지스터는 외부 전력 공급선에 연결되고 상기 부하 트랜지스터는 전원선에 연결되며 상기 더미 및 부하 트랜지스터 사이의 노드의 전압은 상기 표시신호로서 다음 스테이지에 공급되는 반도체 장치.
9. 청구범위 제 1,2,3,4,5,7 또는 8항에 있어서, 상기 트랜지스터가 금속 절연 반도체(MIS)전계효과 트랜지스터(FET)인 반도체 장치.
10. 청구범위 제 3,4,5,7 또는 8항에 있어서, 상기 더미 트랜지스터외에 상기 제어 수단에 사용된 상기 트랜지스터가 상기 FET의 전기적 특성이 상기 FET의 채널길이의 변화에 거의 영향을 받지 않도록 충분히 긴 채널길이를 가지는 FET인 반도체 장치.
11. 청구범위 제 3 또는 8항에 있어서, 상기 더미 트랜지스터가 상기 FET의 전기적 특성이 상기 FET의 채널길이의 변화에 민감해지도록 충분히 짧은 채널길이를 갖는 FET인 반도체 장치.
12. 청구범위 제 1,2 또는 5항에 있어서, 상기 트랜지스터의 상기 전기적 특성이 콘덕턴스인 반도체 장치.

Images