JP2549236B2

JP2549236B2 - 切換可能電圧発生回路

Info

Publication number: JP2549236B2
Application number: JP5023935A
Authority: JP
Inventors: ユエン・フン・チャン; アンソニー・ラッファエル・ペレラ; ウィリアム・ロバート・レオール
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-04-09
Filing date: 1993-02-12
Publication date: 1996-10-30
Anticipated expiration: 2011-10-30
Also published as: JPH0682517A; US5315167A; EP0565156A3; EP0565156A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には集積回路デ
バイスの設計および製造に関し、より詳細には集積回路
デバイス、特に異なる種類のトランジスタを含む集積回
路デバイスの電気応力試験に関する。

【０００２】

【従来の技術】使用中の熱応力および電気応力による電
気素子の電気的特性の変化はよく認識されている。特に
半導体デバイスを使用するある種の応用例では、使用前
に十分な時間デバイスを動作させて、デバイスまたは素
子の電気的特性を安定させておくことが一般的慣行にな
っている。高い温度または高い動作電圧、あるいはその
両方という悪条件のもとでデバイスまたは素子を動作さ
せると、このプロセスがしばしば加速できる。このよう
な操作を一般に、バーンインと呼ぶ。

【０００３】特に半導体デバイスおよび集積回路におい
ては、機側操作中に予期しない故障を引き起こす可能性
がある導体の不適切な形成などの潜在欠陥が、バーンイ
ン中に故障として出現することが多いので、バーンイン
は特に有用である。また、デバイスの諸部分に不純物を
あらかじめ分散しておいたとすると、それがさらに拡散
した場合、劣悪な熱条件または電気条件のもとで再分散
されて、電気特性を劇的に変化させたり、デバイスの故
障を引き起こすことがある。

【０００４】この後者の問題は、集積回路デバイスにお
けるトランジスタの小型化が進むにつれて、きわめて重
要になってきている。チャネル長が１ミクロンより短く
なっている電界効果トランジスタ（ＦＥＴ）では特にそ
うである。しかし、技術の進歩によって集積回路の個々
の素子の小型化が進むにつれ、そのような素子が最適に
動作する電気的条件がますます重要になってきている。
バーンイン操作でもそうである。たとえば、バイポーラ
・トランジスタとＣＭＯＳトランジスタの両方を備えた
集積回路では、バイポーラ・トランジスタは３．６Ｖで
動作するように最適化されていることが多く、一方、一
般にそのようなバイポーラ・デバイスと同じチップ上に
集積されるＣＭＯＳＦＥＴは、チャネル長やゲート酸
化物の厚さなどの制限により２．５Ｖで動作するように
最適化されている。同様に、ブレークダウンの問題によ
り、２つの技術（たとえば、バイポーラとＣＭＯＳ）間
の最適バーンイン電圧が異なる。たとえば、バーンイン
中、バイポーラ・デバイスは、最適動作電圧の最大１．
１倍の電気応力を加えることが好ましいが、ＣＭＯＳに
は、最適動作電圧の最大１．５倍の応力を加えることが
好ましい。この違いは、少なくとも一部は、２つのデバ
イス間の導通現象の違いによるものである。なぜならバ
イポーラ・デバイスでは接合部で導通が行われるが、Ｆ
ＥＴではそうでなく、接合部のないチャネル内の空乏領
域の広がりによって導通が制御される。

【０００５】バーンインは事実上、きわめて小型のトラ
ンジスタを有する集積回路の製造において、受け入れら
れる信頼性レベルを確保するための必須条件になってい
る。したがって、そのようなバーンイン操作および試験
操作を行うための配置構成が、そのような集積回路の設
計の一部となっている。しかし、現在までのところ、そ
のような配置構成のおかげで、少なくともコストまたは
時間がかかり、あるいは組立後は使用可能でなくなる実
質構造をデバイスと一体的に組み立てることを必要とす
る一定の条件が、デバイス設計プロセスまたは製造プロ
セスに課される。たとえば、米国特許第５０３０９０８
号では、電子ビームを使用して集積回路の所定の領域を
帯電させ、経時的に放電を観測することにより、デバイ
スの電気的特性を決定している。米国特許第４８２１２
３８号は、オンチップ・テスト・パターン・ジェネレー
タを提供する方法を教示している。米国特許第４８５５
６７２号は、複数の集積回路をリールに巻き、熱応力を
加えながら同時にテストできる、テープの形の連続リー
ド・フレーム構造と組み合わせて使用可能なオンチップ
・テスト回路を提供する方法を開示している。米国特許
第４９６７１４６号は、接点のバーンインおよび位置決
めが容易になるようにウェーハ上にグルーブを設け、テ
スト後、ウェーハを個々のチップに分解する方法を教示
している。

【０００６】別の手法では、後では使用しない別のバー
ンイン電源リード線を使用している。この手法では、集
積回路もしくは集積回路を保持するモジュール内の追加
の電力面と、正常な動作中に浮動する（同一の電源から
２つの正常動作電圧がチップ上で供給されている場合）
ピン、あるいはＶcc電力面に連結されている（オンチッ
プ電圧変換が行われない場合）ピンが必要である。それ
には、集積回路が使用される物理環境および電気環境
と、集積回路デバイス内の重要な追加の構造自体をある
程度修正する必要がある。米国特許第４３３６４９５号
は、正常動作電圧と反対の極性の電圧など、デバイスの
正常動作範囲外の電圧の印加が必要なテストのために、
オンチップ切換えを行うことにより、追加のモジュール
・ピンを設けないで済む方法を教示している。しかし、
このような手法は、回路に電気応力を加える際にも、集
積回路の選択されたトランジスタに特定のバーンイン供
給電圧を選択的に供給する際にも、適用できない。同様
に、米国特許第４６２５１２９号は、別のバーンイン電
源電圧を供給する際に同様に印加できない電力を集積回
路の選択された部分から取り除くためのオンチップ電源
切換えを教示している。米国特許第４９４４６８８号
は、固定基準電圧発生回路の設計について非常に詳細な
記載を示しており、電圧発生回路が切換え不能でバーン
イン電圧発生機能を備えていない場合でも、大規模集積
回路に電力を供給する際に起こる問題の典型例を示して
いる。Ｖ_L回路によって電力を供給されるメモリ・セル
・アレイ間でのＶ_L回路の分布が上記特許の図４に示さ
れている。この方法では、全体的電力消費量が増し、追
加のチップ・スペースが必要になる。

【０００７】バイポーラ・エミッタ結合論理（ＥＣＬ）
回路のバーンイン操作を行うためのＢｉＣＭＯＳ論理変
換器が、IBM Technical Disclosure Bulletin, Vol.33
No.10B（1991年3月）で教示されている。この回路の目
的は、バーンイン操作条件のもとでＶ_DDが上がったとき
にバイポーラＥＣＬ回路を動作可能にすることである。
この回路では、電界効果トランジスタを使用して、基準
電圧源から入力を受ける増幅器回路の負荷抵抗を変更し
ている。負荷抵抗の変化により、増幅器の利得が大きく
なり、出力電圧振幅が上がる。

【０００８】

【発明が解決しようとする課題】本発明の目的は、ある
技術によるトランジスタに最適な動作電圧を、やはりチ
ップ上に集積された別の技術のトランジスタに供給され
る電源電圧から発生させるためのオンチップ電圧調整器
を提供することである。

【０００９】本発明の別の目的は、他の回路と共にチッ
プ上に集積され、そのような他の回路に電気応力を加え
るために１つまたは複数の選択された電圧を提供する、
１つまたは複数の切換可能電圧調整器を提供することで
ある。

【００１０】本発明の別の目的は、チップ上の少なくと
も一部のトランジスタに最適な動作電圧、または集積回
路デバイスに印加される未調整電圧のいずれかを選択的
に供給するための、切換可能オンチップ電圧調整器を提
供することである。

【００１１】

【課題を解決するための手段】本発明の上記その他の目
的を達成するため、入力電圧供給端子、入力電圧供給端
子に接続された入力と出力とを有する電圧調整器、およ
び前記電圧調整器の入力と出力を接続するためのプルア
ップ手段を備えた、切換可能電圧発生回路が提供され
る。

【００１２】本発明の別の態様では、電圧発生回路およ
び集積回路の少なくとも１つの部分に所定の電圧を印加
する段階と、電圧発生回路をバイパスする段階とを含
む、前記集積回路の様々な部分に少なくとも２つの電圧
のうちの１つを供給するための電圧発生回路を備える集
積回路に電気応力を加える方法が提供される。

【００１３】本発明の別の態様では、電圧源に接続され
たコレクタ端子を有する少なくとも１つのエミッタ結合
調整器トランジスタと、エミッタ結合調整器トランジス
タのベース端子に接続されたバイアス回路と、調整器ト
ランジスタのエミッタ端子に接続された電流源と、調整
器トランジスタを選択的にバイパスするため選択的に制
御可能なプルアップ手段とを備えた、切換可能電圧源が
提供される。

【００１４】

【実施例】図面、特に図１を参照すると、本発明によっ
て改良されるバーンイン機構の概略図が示されている。
このバーンイン機構は、本発明にとって従来の技術であ
ると認められるものではないが、本発明と対照し、本発
明を理解しやすくするためにここで説明する。ＢｉＦＥ
Ｔチップ１００を有する例示的な集積回路デバイス１１
０が、モジュール１３０に含まれているキャリア１２０
上に取り付けられて示されている。これは現時点で一般
的な構造であるが、これらの素子がすべて本発明の環境
で存在する必要があるわけではないことを理解された
い。

【００１５】実際に重要なのは、チップ１００と集積回
路デバイス１１０の接続ピンの間に、接続１０５で示す
リード・フレームが必要なことである。集積回路デバイ
ス１１０とキャリア１２０の間には、別の接続１１５
（通常はいわゆる被制御崩壊可能チップ・コネクタで、
一般にＣ４パッドと呼ばれる。これは、接続時に所定の
態様で寸法を変えるプリフォームを備えている）が必要
である。同様に、キャリア１２０またはモジュール１３
０はさらに、接続１２５で象徴的に示す接続をも備え
る。電気装置との接続を１３５に示す。バイポーラ回路
１５０のための電源接続ＶccおよびＦＥＴ回路１４０の
ための電源接続Ｖsは概略的にしか示していないことに
も留意されたい。チップおよびモジュール接続の断面積
が小さいため、各電源接続は、チップの回路の様々な部
分に十分な電流を伝えるようにかなり増加される。必要
な各電圧ごとに、しばしばそのような接続が１００本も
設けられる。ＶccおよびＶsに別々の接続を設ける場
合、これらの接続１０５、１１５、１２５、１３５がそ
れに応じてさらに増加するため、独立した電源を設ける
必要がある。多数の商用デバイスでは、接続１２５は、
電力面と呼ばれるモジュールの独立した層として形成さ
れるので、このことは特に重要である。したがって、Ｖ
s用の第２の電力面を形成するには、別の絶縁体層と導
体層の対も必要となるので、デバイスが複雑になりその
コストが増大する。

【００１６】次に図２を参照すると、本発明による構成
が示されている。チップ自体だけを破線で示してある。
他の接続は図１のＶcc接続と同様である。したがって、
本発明は広義には、好ましくは出力段としてレジスタま
たはラッチを備えたレシーバ２２０からの入力信号に応
じてＶsを生成する、切換可能電圧変換器を含んでい
る。このレシーバの詳細は本発明の実施にとって重要で
はないが、レシーバは、前掲の米国特許第４３３６４９
５号のような配置構成を備え、モード選択信号入力２３
０を搬送する追加のピンなしで済ませることが好まし
い。しかし、モード選択信号入力２３０は、この場合は
信号リード線であり、より大きな電流を搬送するために
増加する必要はないことに留意されたい。したがって、
別のピンまたは端子を設けてモード選択信号を搬送する
場合でも、かなりの数の接続が節約されることになる。
また、モード選択信号のラッチングはチップ・レベルで
はなくモジュール・レベルで行うことができ、チップか
らモジュールへの独立した接続を設けても、モジュール
上の専用ピンが必要ないことを暗示するものではないこ
とも理解されたい。

【００１７】上述のように、本発明をきわめて容易に適
用できかつ利点の多いバイポーラ回路のトランジスタ
は、Ｖcc＝３．６Ｖで動作するように最適化され、ＣＭ
ＯＳＦＥＴはＶs＝２．５Ｖで、またはＶcc＝５．０Ｖ
およびＶs＝３．３〜３．４Ｖという、より一般的な業
界標準などとほぼ同じ比率の他の動作電圧で動作するよ
うに最適化される。前に述べたバーンイン電圧乗数（バ
イポーラで１．１倍、ＣＭＯＳで１．５倍）をこれらの
正常動作電圧に適用すると、それぞれ３．９６Ｖおよび
３．７５Ｖのバーンイン電圧が得られ、差はわずか０．
２１Ｖである（上述の業界標準の場合、電圧はＶcc（バ
ーンイン）＝５．５Ｖ、Ｖs（バーンイン）＝４．９５
〜５．１Ｖであり、差は約０．４〜０．５Ｖになる）。
したがって、バーンイン電圧をＶccとして印加し、Ｖs
をＶccの近くまでプルアップできるならば、単一の電圧
変換器２１０で、通常電圧およびバーンイン電圧のいず
れの場合でもＶccからＶsを生成できることが理解され
よう。Ｖccを調整する場合、電圧差はＶccの５％をわず
かに上回るだけであり（上述の業界標準電圧値の場合は
約１０％）、それ以上の調整は通常必要でない。その
上、ＶsがＶccを超えることはあり得ず、５〜１０％の
差は、Ｖsを直接Ｖccに接続する場合でも、ＣＭＯＳ
ＦＥＴ回路１４０の損傷あるいは破壊を引き起すほど大
きなものではない。

【００１８】次に図３を参照して、本発明がこれらの基
準をどのように満たすかについて説明する。通常動作で
は、ＮＰＮトランジスタＴ１〜Ｔ５は単純な電圧調整器
回路を形成する。トランジスタＴ１、Ｔ２、Ｔ３は、ダ
イオード接続されかつ直列配置されているため、温度が
補償される。そのようなダイオード接続バイポーラ・ト
ランジスタの数を増減して、所望の程度の補償を得るこ
とができる。また、ダイオード接続トランジスタと直列
のＲ₁およびＲ₂は、分圧器を形成し、並列に接続された
調整器トランジスタＴ４およびＴ５のベースに印加され
る電圧を確立する。この場合も、並列トランジスタの数
を増減して、Ｖsを受け取る回路が必要とする期待され
る電流を搬送することができる。ＮＦＥＴＮ１は、並
列エミッタ・フォロワ接続調整器トランジスタＴ４およ
びＴ５のエミッタと、大地または他の基準電圧との間に
接続される。通常動作中、高レベルのモード選択信号Ｍ
ＳＥＬが、レシーバ２２０から発生され、Ｎ１を導通状
態にする。したがって、Ｎ１はエミッタ・フォロワ調整
器トランジスタ用のプルダウン電流源として働き、通常
動作中Ｖs出力を安定化する。抵抗プルダウンや別の適
切な形の電流源プルダウンなど他の形のエミッタ・フォ
ロワ・プルダウンを使用して同一の機能を実施すること
もできる。

【００１９】図３に示す回路状況から、通常動作用の補
償されたＶs出力電圧すなわち調整されたＶs出力電圧は
次のように記述できる。抵抗Ｒ1に流れる電流をＩとす
ると、次式が成立する。Ｖcc＝ＩＲ1＋Ｖbe＋Ｖs （１）ここで、ＶbeはＮＰＮトランジスタ（Ｔ４、Ｔ５）のベ
ース−エミッタ接合電圧であり、約０．８Ｖである。抵
抗Ｒ1、Ｒ2およびダイオード接続トランジスタＴ１、Ｔ
２、Ｔ３を含む直列回路では、Ｖcc=Ｉ（Ｒ1＋Ｒ2＋３
Ｖbe)が成立するから、次式が得られる。Ｉ＝Ｖcc／（Ｒ1＋Ｒ2＋３Ｖbe) （２）（２）式を（１）に代入し、Ｖsを求めると、次式が得
られる。Ｖs＝Ｖcc・Ｒ2／（Ｒ1＋Ｒ2）＋Ｖbe・(２Ｒ1−Ｒ2）／（Ｒ1＋Ｒ2）

【００２０】Ｒ1およびＲ2を調整して、Ｖsの大きさを
様々に変え、各種の回路およびデバイスの必要条件を満
たすことができる。

【００２１】２つ以上のＰＭＯＳトランジスタＰ１、Ｐ
２が、調整器トランジスタＴ４およびＴ５と並列に設け
られている。バーンイン操作中、ＭＳＥＬは低レベルで
あり、並列接続ＰＭＯＳトランジスタＰ１とＰ２から形
成されるパス・ゲートを導通状態にして、回路の調整器
を効果的に分路し、ＶsをＶcc近くまでプルする。低レ
ベルＭＳＥＬ信号はまたＮ１をオフにし、Ｎ１とＰ１お
よびＰ２との直列接続による分圧器の形成を回避する。
そうしないと、Ｖsのプルアップが減少することにな
る。

【００２２】パス・ゲートに別の抵抗またはより低い抵
抗を設けることによってもＶsバーンイン電圧を調整で
きることに留意されたい。Ｐ１およびＰ２に印加される
ゲート電圧を下げるか、あるいはパス・ゲートのトラン
ジスタの数を増減してパス・ゲートの抵抗を調整するこ
とができる。本発明の実施においては、Ｖccのバーンイ
ン値とＶsのバーンイン値の所望の差と、Ｖsを受け取る
回路の期待される電流負荷とに従って、パス・ゲートの
ＰＭＯＳトランジスタの数とその最小抵抗を確立するこ
とが好ましいと思われる。

【００２３】図３に関して説明した電圧調整器は、ＰＭ
ＯＳトランジスタを使用して、Ｖcc、または好ましくは
バーンイン・モード操作用のＶcc（バーンイン）に対し
て相対的にＶs電位を上げるが、異なる種類のプルアッ
プ・デバイスも使用できる。チップ上の他の回路の組立
に使用されるトランジスタ技術により、そのような置換
が好ましいこともある。別のプルアップ構成の例とし
て、図４は、並列接続したＰＮＰトランジスタＱ１およ
びＱ２をプルアップに使用する、本発明による電圧調整
器の第２の実施例を示している。図３の実施例と同様、
そのようなプルアップ・トランジスタの数を増減して、
必要な電流を供給することができる。回路構成の残りの
部分は図３と同一であり、説明を繰り返す必要はない。

【００２４】図４に示す本発明の実施例の場合、出力電
圧Ｖsは次式で得られる。Ｖs（バーンイン）＝Ｖcc−Ｖces

【００２５】ここで、Ｖcesは、飽和状態でのＰＮＰト
ランジスタのコレクタ・エミッタ間電圧（通常は０．１
Ｖ未満）である。これによって、ＶsをＶccに非常に近
い値までプルアップすることが、バーンイン電圧がクリ
ティカルな、またはＣＭＯＳ回路上の電気応力の増大が
望まれる、高度バイポーラ技術に有用となる。

【００２６】本発明の別の実施例を図５に示す。上述の
ように、ＶsをＶccのごく近くにプルし、Ｖccを他の方
法で調整すると、Ｖs（バーンイン）の調整を不要にす
ることができる。しかし、図５の実施例は、調整が望ま
れるあるいは必要とされる場合、ＶsとＶs（バーンイ
ン）の両方の調整が可能である。たとえばＶccまたはＶ
cc（バーンイン）＝５．０Ｖ、Ｖs＝２．５Ｖ、Ｖs（バ
ーンイン）＝３．６Ｖなどのように、Ｖcc（バーンイ
ン）とＶs（バーンイン）との電圧差が大きい（たとえ
ば、０．５Ｖを超える）場合は、そのような調整が特に
望ましい。

【００２７】図５の回路構成は、トランジスタＴ１〜Ｔ
５を備えた、図３に示したＶs用調整器回路と同種のＶs
用調整器回路と、やはりプルダウン電流源Ｎ１として示
したプルダウン構成を備えている。しかし、前例同様、
他の電圧調整器構成も使用できることが理解されよう。
図５の実施例による、調整Ｖs（バーンイン）電圧を供
給するためのＶsプルアップ回路も、調整器トランジス
タＴ９およびＴ１０をＶs調整器トランジスタＴ４およ
びＴ５と並列接続した調整器回路を備えている。調整Ｖ
s（バーンイン）電圧を制御するためのバイアスは、Ｒ4
およびＲ5を含む分圧器を介して生成される。温度補償
は、当技術分野で周知の機構でダイオード接続トランジ
スタＴ８で行われ、図の温度補償構成は、本発明の範囲
内で修正可能である。Ｖsプルアップ回路の切換えは、
Ｒ3、Ｔ６、およびＴ７を含む電流ミラー構成で行われ
る。Ｒ3は、入力信号電流を制限するために設けられ
る。モード選択信号ＭＳＥＬが高論理レベルである通常
動作では、Ｔ７が導通し、抵抗Ｒ4を介してＴ９および
Ｔ１０のベースに印加される電圧をプルダウンし、両方
のトランジスタが非導通状態になる。しかし、ＭＳＥＬ
を低論理レベルにすると、Ｔ７がオフになり、Ｔ９およ
びＴ１０のバイアスは、Ｒ4、Ｒ5、およびダイオード接
続トランジスタＴ８を含む温度補償分圧器で決定され
る。したがって、出力電圧Ｖs（バーンイン）は次のよ
うに求められる。抵抗Ｒ4に流れる電流をＩとすると、
次式が成立する。Ｖcc＝ＩＲ4＋Ｖbe＋Ｖs（バーンイン）（３）ここで、Ｖbeは、ＮＰＮトランジスタ（Ｔ９、Ｔ１０）
のベース−エミッタ接合電圧である。また、抵抗Ｒ4、
ダイオード接続トランジスタＴ８および抵抗Ｒ5を含む
直列回路では次式が成立する。Ｖcc＝ＩＲ4＋Ｖbe＋ＩＲ5＝Ｉ（Ｒ4＋Ｒ5）＋Ｖbe したがって、Ｉ＝（Ｖcc−Ｖbe）／Ｒ4＋Ｒ5 （４）（４）式を（３）式に代入し、Ｖsを求めると、次式が
得られる。Ｖs（バーンイン）＝（Ｖcc−Ｖbe）・Ｒ5／（Ｒ4＋Ｒ5）

【００２８】したがって、分圧器の抵抗を適切に調整す
ることにより、Ｖs（バーンイン）の所定の値は、回路
設計者が任意に設定できる。

【００２９】Ｖs（バーンイン）の調整は、本発明の範
囲内で他の方法で行うこともできることに留意された
い。たとえば、図３の回路において、プルアップ・トラ
ンジスタＰ１およびＰ２を取り外し、それまでプルアッ
プ・トランジスタに印加されていた制御電圧を受ける単
一のトランジスタを使用して、Ｒ₁の一部を分路させ、
調整器トランジスタＴ４およびＴ５のバイアス電圧とし
て異なるバイアス電圧を確立することができる。素子数
が特にクリティカルであり、そのために回路の温度補償
が無効になる可能性もある応用例では、この構成が特に
好ましい。

【００３０】本発明による複数のＶs発生器を同一のチ
ップ上に設けて、さまざまな技術に従ってチップ上に形
成されたトランジスタの様々な電圧および電力要件を満
たすことができる。回路が極端に単純であり素子数が少
ないため、チップ上に占めるその面積が最小限になるの
で、チップ上に設けることのできる他の回路の量を大幅
に削減することなく、このような回路を複数設けること
ができる。

【００３１】以上のことから、特に３．６Ｖで動作する
ように最適化されたバイポーラ・トランジスタと、２．
５Ｖ、またはほぼ同じ比率を持つ他の所望の電圧で動作
するように最適化されたＣＭＯＳＦＥＴの組合せで、
正常動作中に大幅に変化する電圧の調整された電源を提
供しながら、きわめて似たレベルの異なるバーンイン電
圧をバーンイン・レベルまたは正常レベルのＶcc電圧か
ら供給することができる。調整電圧であれ非調整電圧で
あれ、所望の他の電圧値も提供できる。したがって、本
発明は、特定の技術のトランジスタ用のバーンイン電圧
を供給するきわめて良好な解決策を提供するばかりでな
く、モジュールまたはチップへの電源接続の増加と、望
むならば、ＭＳＥＬ信号用のチップ上の専用端子（たと
えばＣ４パッド）を不要にするので、チップ面積と、デ
バイスまたはモジュール上の該当する専用ピンの数を減
らすことができる。さらに、本発明による回路は、最終
組立後でもチップ上でアクセスできるので、レシーバ２
２０を設けると、システム・レベル・テスト中でもウェ
ーハ・レベル・テスト中でも、電気応力の付与および電
気応力条件でのテストを行うことができる。

【００３２】

【発明の効果】切換可能電圧発生回路を、複数の異なる
技術に従って形成され、異なる電圧で動作するように最
適化されたトランジスタを備えた回路と共にチップ上に
設ける。チップ上に電圧発生回路を設けると、低電圧用
の専用接続が不要になる。異なる種類のトランジスタに
類似のレベルのバーンイン電圧を供給するために、電圧
発生回路の調整器の両端間にバイパスまたは分路を設け
る。オンチップ電圧発生回路により、チップ回路の様々
な部分の電流要件を満たすために必要な、各供給電圧用
のチップまたはモジュール電源接続を多数設ける必要が
なくなる。モード選択レシーバを使用しても、チップに
接続を追加する必要がなくなる。１つまたは複数の切換
可能電圧発生回路とモード選択レシーバを組み合わせる
と、様々な製造段階で経済的かつ効率的な電気応力テス
トが可能になる。

【図面の簡単な説明】

【図１】従来のバーンイン機構の概略図である。

【図２】本発明によるバーンイン機構の概略図である。

【図３】本発明の第１の好ましい実施例の回路図であ
る。

【図４】本発明の第２の好ましい実施例の回路図であ
る。

【図５】本発明の第３の好ましい実施例の回路図であ
る。

【符号の説明】

１００チップ１０５接続１１０集積回路デバイス１１５接続１２０キャリア１２５接続１３０モジュール１３５接続２１０切換可能Ｖs発生器２２０レシーバ２３０モード選択信号入力

───────────────────────────────────────────────────── フロントページの続き (72)発明者アンソニー・ラッファエル・ペレラアメリカ合衆国10928、ニューヨーク州ハイランド・フォールズ、リジャイナ・ロード 15 (72)発明者ウィリアム・ロバート・レオールアメリカ合衆国12527、ニューヨーク州グレンハム、私書箱778 (56)参考文献特開昭56−112666（ＪＰ，Ａ) 特開昭63−260145（ＪＰ，Ａ) 特開平３−297154（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】電圧源と基準電圧との間に直列に接続され
た、調整器トランジスタおよび制御信号に応答して選択
的に動作可能な電流源を含む回路手段と、前記電圧源と
前記基準電圧との間に接続され、前記調整器トランジス
タにバイアス電圧を与えるバイアス回路とを含む電圧調
整器と、前記調整器トランジスタおよび前記電流源の直列接続点
に接続された出力端子と、前記電圧源と前記出力端子との間に接続され、前記制御
信号に応答して前記電圧源と前記出力端子とを接続する
プルアップ手段とを備え、前記プルアップ手段が前記制
御信号に応答して前記電圧源と前記出力端子とを接続す
るとき前記電流源が不作動にされる、切換可能電圧発生
回路。
【請求項２】前記調整器トランジスタは、エミッタ結合
トランジスタであり、前記バイアス回路は、抵抗および
ダイオードの直列回路を含み、そして前記エミッタ結合
調整器トランジスタのベース端子にバイアス電圧を与
え、前記プルアップ手段は、前記制御信号に応答して前
記調整器トランジスタをバイパスすることを特徴とす
る、請求項１記載の切換可能電圧発生回路。