JPS6151813B2 - - Google Patents

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JPS6151813B2
JPS6151813B2 JP53041826A JP4182678A JPS6151813B2 JP S6151813 B2 JPS6151813 B2 JP S6151813B2 JP 53041826 A JP53041826 A JP 53041826A JP 4182678 A JP4182678 A JP 4182678A JP S6151813 B2 JPS6151813 B2 JP S6151813B2
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transistor
integrated circuit
electrode
voltage
input terminal
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JP53041826A
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Fueritsukusu Soomen Uerunaa
Fueeru Uerunaa
Koromu Arubado
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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Publication date
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description

【発明の詳細な説明】 本発明は第１回路に信号を供給するための入力
端子と、この第１回路に電力を供給するための第
１および第２給電線とを含む集積回路に関する。
このような集積回路は例えばクロツクモータを
制御するためのICとすることができるし又この
第１回路としては例えば時間調整用の回路とする
ことができる。さらに、本例においては集積回路
は複数個の分周器を含むこともできる。
ICは例えば多数の分周器を内部的に側路して
テスト工程の迅速化を図るためのテスト工程用回
路を具えることが望ましい。この目的のために
ICに設ける追加の入力端子は高価であるためIC
の利用者にとつては望ましいものではない。さら
に通常の使用期間中に外乱とか欠陥とかによつて
前述のテスト回路が作動してしまう危険率は最小
であるべきである。
本発明の目的は集積回路の妨害感度を高めるこ
となく同一の入力端子を用いて第１回路の制御を
行うと共にIC中の第２回路の制御をも可能とし
た集積回路を提供することにある。
このため、本発明の集積回路は第１トランジス
タを含み、該第１トランジスタの制御電極を給電
線の一方に接続し、その第１主電極を２つの給電
線の間において付勢される第２回路の入力端子に
接続しさらにその第２主電極を前記入力端子に接
続し、前記第１トランジスタの導電型は前記入力
端子の電圧が前記２つの給電線の電圧の間の値で
あるとき前記第１トランジスタが非導通となり、
前記入力端子の電圧が正の給電線の電圧よりも高
い所定の電圧以上であるか又は負の給電線の電圧
よりも低い所定の電圧以下である場合前記第１ト
ランジスタが導電状態となるような導電型とする
ことを特徴とする。
この場合、第２主電極、第１主電極および制御
電極とはバイポーラトランジスタの場合にエミツ
タ、コレクタおよびベースと夫々称せられる電極
或いは電界効果トランジスタの場合にはソース、
ドレインおよびゲートと称せられる電極を夫々意
味するものと解することができる。
２つの給電電圧のうちの一方の電圧を入力端子
の電圧が越えた場合にのみ第２回路の制御を行う
ことができるので、特に２つの給電電圧がICの
通常使用期間中にICおよびこのICの関連回路中
で優勢である場合にはこの第２回路は妨害から免
れる。前述のトランジスタを共通制御電極配置形
態で動作させるので、このトランジスタには追加
の給電電圧を必要としない。その理由はこの場合
にはこのトランジスタは入力端子からその電力の
供給を受けるからである。
本発明による集積回路においては第１および第
２回路は一方の給電線に接続した基板上の電界効
果トランジスタを用いしかも前記トランジスタの
制御領域を第１導電型とすることが有益である。
この場合、制御領域とはバイポーラトランジス
タのベース領域或いは電界効果トランジスタのチ
ヤンネルを意味するものと解することができる。
トランジスタの制御領域は基板と同一の導電型
であるので、集積化が著しく簡単である。この場
合この制御領域を基板によつて構成し従つて基板
を経て給電線に接続する。
前記トランジスタを、このトランジスタのソー
ス電極を基板中の第２導電型の領域によつて形成
し、しかもドレイン電極を前記領域を囲む第２導
電型の第２領域によつて構成するようにして、
IC中に好適に集積化することができる。
寄生効果を回避するために、第２領域を囲む第
２導電型の第３領域を基板中に設け、この第３領
域を前述の給電線の一方に接続するのが好適であ
る。
さらに、第１および第２回路が電界効果トラン
ジスタを含む集積回路においては、前記トランジ
スタのソース電極を第１抵抗を経て前記入力端子
に隣接し、さらにドレイン電極を第２抵抗を経て
２つの給電線のうち制御電極を接続しない方の給
電線に接続することが有益である。
この場合、第２抵抗は限流器を形成しまた第１
抵抗によつて第２回路を確実に急速にその休止状
態にすることができる。
本発明による集積回路は複数個の追加の回路を
入力端子から制御できるように拡張することがで
きる。
この場合本発明集積回路は、第２トランジスタ
を含み、該第２トランジスタの制御電極を前記給
電線の一方に接続し、第１主電極を第３抵抗を経
て前記２つの給電線間で付勢される第３回路の入
力端子に接続し、および第２主電極を第４抵抗を
経て前記入力端子に接続し、さらに第２トランジ
スタの導電型を前記入力端子の電圧が前記２つの
給電線の電圧間の値であるとき前記第２トランジ
スタが非導通となり、前記入力端子の電圧が正の
給電線の電圧よりも高い所定の電圧以上であるか
又は負の給電線の電圧よりも低い所定の電圧以下
である場合、前記第２トランジスタが導通状態と
なるような導電型とすることを特徴とする。
前記抵抗の大きさを適当に定めることによつ
て、第１回路の作動限界値を選定して第２回路の
作動限界値とは異なるものとすることができる。
上述した拡張した集積回路の実施例において、
第１および第２トランジスタを反対導電型とし、
しかも制御電極を前記給電線のうち他方の給電線
に夫々接続することが有益である。
このようにすることにより、負の給電電圧より
も負の電圧または正の給電電圧よりも正の電圧を
入力端子に供給することによつて第１または第２
トランジスタのいずれかをオンにすることができ
る。２つのトランジスタが同一導電型である場合
には、一方のトランジスタが導通する場合にのみ
他方のトランジスタが導通し得る。
上述した所から明らかなように本発明によれば
第２回路（増幅器）の入力端子をトランジスタを
経て、少なくとも第１および第２回路を具える集
積回路の入力端子に接続し、即ち、この入力端子
に第１および第２回路の各入力端子を直接又は上
記トランジスタを経て接続するようにしており、
従つてこのトランジスタは第１回路又は第２回路
（増幅器）の振幅特性には何等影響を与えるもの
ではない。これがためこのトランジスタはフイー
トバツクトランジスタして作用するものではな
い。
以下図面につき本発明の実施例を説明する。
第１図は本発明による集積回路を示す回路図で
ある。１は入力端子を示し、この入力端子は本発
明による回路を含む集積回路の接続ピンとするこ
とができる。この入力端子を論理回路に接続して
この入力端子に供給した信号の処理を行わせる。
この論理回路を本実施例においては２個の互いに
相補的なトランジスタT1およびT2を有するＣ―
MOSインバータを以つて表わす。この論理回路
を２つの給電線５，６間に含ませる。集積回路は
さらに第２回路を含む。この第２回路は例えばテ
スト工程中分周器を側路するためのものである。
この場合、この第２回路を２つの互いに相補的な
トランジスタT3およびT4を有するＣ―MOSイン
バータとして示してある。これらトランジスタも
また給電線５および６間に含まれている。本発明
による回路は第２インバータを切換えることがで
きる必要があり、この回路はpnp型のバイポーラ
トランジスタT5を含む。このトランジスタのベ
ースを正の給電線５に接続し、エミツタを抵抗
R1を経て入力端子１に接続し、コレクタを第２
インバータの入力端子４および、抵抗R2を経
て、負の給電線６に夫々接続する。
２つの給電線５および６の電圧間の電圧を有す
る信号を入力端子１に供給すると、第２インバー
タT3，T4はこれら信号には応答することはでき
ない。入力端子１の電圧が供給線５の電圧よりも
高い場合のみトランジスタT5はオンとなること
ができる。この場合第２インバータが切換わる入
力電圧を給電線５の電圧、抵抗R1およびR2の値
およびトランジスタT4の限界値電圧によつて決
める。
トランジスタT5を再びオフとしたとき抵抗R2
によつて第２インバータを急速に確実にオフとし
てその寄生入力容量を抵抗R2を経て放電させる
ことができる。この場合抵抗R1は限流作用を有
する。
トランジスタT5のベースを給電線５に接続す
ることはICにおいては給電線５の電圧よりも高
い電圧を利用する必要がないという利点を奏す
る。その理由はトランジスタT5を共通エミツタ
回路配置で作動させる場合とは異なりトランジス
タT5および抵抗R1，R2を含む回路を入力端子１
の電圧と給電線６の電圧との間の電圧で付勢する
からである。
第１図の回路にはnpnトランジスタT5を設ける
こともできる。この場合、そのトランジスタのベ
ースを負の給電線６に接続し、そのコレクタを抵
抗R2を経て正の給電線５に接続する。さらに電
界効果トランジスタを用いることもできる。
第２図は集積回路に形成したトランジスタT5
を示す。この集積回路はｎ型基板を有する。この
基板にはｐ型のエミツタ領域８とｐ型のコレクタ
領域９を拡散によつて形成する。これら領域はｐ
チヤンネル電界効果トランジスタのドレインおよ
びソースとして使用できるものである。トランジ
スタT5のベースをｎ型基板７によつて構成す
る。この基板を正の給電線５に常に接続する。
インバータT3，T4を完全な導通状態にまで駆
動すると、トランジスタT5は基底状態になり、
コレクタ（リング９）はエミツタとして作動して
基板７に正孔を放出する。これら正孔をｎチヤン
ネルトランジスタの隣接するｐ領域によつて捕獲
することができる。これら正孔は前述のｎチヤン
ネルトランジスタと関連する寄生npnトランジス
タを経て不所望の四層効果（サイリスタ効果）を
生じさせることがある。このため、コレクタリン
グ９の周囲にｐリング１０を形成し、このリング
１０（第２リング）を２つの給電線５，６のうち
の一方に接続させてこの効果の発生防止を行うこ
とができる。この場合、この第２リング１０は放
出された正孔を収集してこれらを電源に流す。こ
のｐリング１０をＣ―MOS工程中に利用できる
拡散段階を用いて形成することができる。このｐ
リング１０は基板７とコレクタリング９と相俟つ
て寄生npnトランジスタT8を構成する。このトラ
ンジスタを第３図に破線で示す。
第３図は第１図に対応する図であるが、この第
３図においては第１図の抵抗R1，R2を用いる代
わりに抵抗として接続した電界効果トランジスタ
T7およびT6を使用する。
第４図は第１図による回路を拡張したものを示
し、この回路は第2pnpトランジスタT1を含み、
このトランジスタのベースを正の給電線５に接続
すると共にコレクタを第３インバータT9，T10の
入力端子に接続し、さらに抵抗R4を経て負の給
電線６にも接続し、さらにそのエミツタを抵抗
R3を経て入力端子１に接続する。
入力端子における入力電圧によつてインバータ
T3，T4およびT9，T10を切換えるが、これら入力
電圧を抵抗R1，R2およびR3，R4の値の比によつ
て夫々決める。等しくない比を選択することによ
つて異なる入力電圧で異なる回路を作動させるこ
とができる。この場合、これら異なる入力電圧は
給電線５の電圧よりも高い電圧である。
さらに、第４図による回路は第４インバータ
T13，T14を含み、その入力端子をnpnトランジス
タT12のコレクタに接続する。このトランジスタ
T12のベースを負の給電線６に接続する。さら
に、そのエミツタを抵抗R5を経て入力端子に接
続し、コレクタを抵抗R5を経て正の給電線５に
接続する。このトランジスタT12を入力端子１に
供給され負の給電線６の電圧よりも負である電圧
によつてオンにすることができる。
本発明は上述した実施例にのみ限定されるもの
ではない。上述した実施例に使用した素子の導電
型を全て反対導電型とすることが可能であり（こ
の場合、npnトランジスタのベースを負の給電線
６に接続する）またトランジスタT5の代わりに
電界効果トランジスタを選択することもできる。
【図面の簡単な説明】
第１図は本発明の第１実施例を示す線図、第２
図は集積回路形態にある第１トランジスタを示す
断面図、第３図は本発明の第２実施例を示す線
図、第４図は本発明の第３実施例を示す線図であ
る。 １，４…入力端子、T1，T2，T3，T4…Ｃ―
MOSインバータを形成するトランジスタ、５，
６…給電線、T5…バイポーラトランジスタ、７
…ｎ型基板、８…エミツタ領域、９…コレクタ領
域、１０…ｐリング（または第２リング）、T6，
T7…電界効果トランジスタ、T8…寄生トランジ
スタ、T9，T10…第３インバータを形成するトラ
ンジスタ、T13，T14…第４インバータを形成す
るトランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 第１回路に信号を供給するための入力端子
    と、この第１回路に電力を供給するための第１お
    よび第２給電線とを含む集積回路において、第１
    トランジスタを含み、該第１トランジスタの制御
    電極を給電線の一方に接続し、その第１主電極を
    ２つの給電線の間において付勢される第２回路の
    入力端子に接続し、さらにその第２主電極を前記
    入力端子に接続し、前記第１トランジスタの導電
    型は前記入力端子の電圧が前記２つの給電線の電
    圧の間の値であるとき前記第１トランジスタが非
    導通となり、前記入力端子の電圧が正の給電線の
    電圧よりも高い所定の電圧以上であるか又は負の
    給電線の電圧よりも低い所定の電圧以下である場
    合前記第１トランジスタが導電状態となるような
    導電型とすることを特徴とする集積回路。 ２ 特許請求の範囲第１項に記載の集積回路にお
    いて、前記第１トランジスタを電界効果トランジ
    スタ又はバイポーラトランジスタとし、前記第１
    主電極をこのトランジスタのドレイン電極又はコ
    レクタ電極とし、前記第２主電極をこのトランジ
    スタのソース電極又はエミツタ電極としたことを
    特徴とする集積回路。 ３ 特許請求の範囲第１項又は第２項に記載の集
    積回路において、第１および第２回路は一方の給
    電線に接続した基板上の電界トランジスタを用い
    しかも前記トランジスタの制御領域を第１導電型
    とすることを特徴とする集積回路。 ４ 特許請求の範囲第３項に記載の集積回路にお
    いて、第１トランジスタを電界効果トランジスタ
    又はバイポーラトランジスタとする場合に、第１
    トランジスタのソース電極又はエミツタ電極を基
    板に形成された第２導電型の領域により構成し、
    第１トランジスタのドレイン電極又はコレクタ電
    極を、上記領域を囲む第２導電型の第２領域によ
    つて構成するようにしたことを特徴とする集積回
    路。 ５ 特許請求の範囲第４項に記載の集積回路にお
    いて、第２領域を囲む第２導電型の第３領域を基
    板中に設け、この第３領域を前述の給電線の一方
    に接続することを特徴とする集積回路。 ６ 特許請求の範囲第３項、第４項又は第５項に
    記載の集積回路において、電界効果トランジスタ
    又はバイポーラトランジスタとする前記第１トラ
    ンジスタのソース電極又はエミツタ電極を第１ト
    ランジスタを経て前記入力端子に接続し、且つド
    レイン電極又はコレクタ電極を第２トランジスタ
    を経て２つの給電線の前記制御電極が接続された
    給電線とは異なる給電線に接続するようにしたこ
    とを特徴とする集積回路。 ７ 特許請求の範囲第６項に記載の集積回路にお
    いて、第２トランジスタを含み、該第２トランジ
    スタの制御電極を前記給電線の一方に接続し、第
    １主電極を第３抵抗を経て前記２つの給電線間で
    付勢される第３回路の入力端子に接続しおよび第
    ２主電極を第４抵抗を経て前記入力端子に接続
    し、さらに第２トランジスタの導電型を前記入力
    端子の電圧が前記２つの給電線の電圧間の値であ
    るとき前記第２トランジスタが非導通となり、前
    記入力端子の電圧が正の給電線の電圧よりも高い
    所定の電圧以上であるか又は負の給電線の電圧よ
    りも低い所定の電圧以下である場合、前記第２ト
    ランジスタが導通状態となるような導電型とする
    ことを特徴とする集積回路。 ８ 特許請求の範囲第７項に記載の集積回路にお
    いて、前記第２トランジスタを電界効果トランジ
    スタ又はバイポーラトランジスタとし、このトラ
    ンジスタの第１主電極をそのドレイン電極又はコ
    レクタ電極とし、且つこのトランジスタの第２主
    電極をソース電極又はエミツタ電極としたことを
    特徴とする集積回路。 ９ 特許請求の範囲第７項又は第８項に記載の集
    積回路において、第１および第２トランジスタを
    反対導電型とししかも制御電極を前記給電線のう
    ち他方の給電線に夫々接続することを特徴とする
    集積回路。
JP4182678A 1977-04-13 1978-04-11 Integrated circuit Granted JPS53128240A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL7704005A NL7704005A (nl) 1977-04-13 1977-04-13 Geintegreerde schakeling.

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JPS53128240A JPS53128240A (en) 1978-11-09
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JP (1) JPS53128240A (ja)
DE (1) DE2730917C3 (ja)
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