JPS5961046A - 集積回路装置 - Google Patents

集積回路装置

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JPS5961046A
JPS5961046A JP57169544A JP16954482A JPS5961046A JP S5961046 A JPS5961046 A JP S5961046A JP 57169544 A JP57169544 A JP 57169544A JP 16954482 A JP16954482 A JP 16954482A JP S5961046 A JPS5961046 A JP S5961046A
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ecl
ttl
transistor
power supply
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JP57169544A
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Koji Ueno
上野　公二
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Fujitsu Ltd
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
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    • H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、年積回路装Ｖ１にＢｊ：　Ｌ、相にＥＣＬ回
路とＴＩ’Ｌ回路とを同一チップ内に７１−’ｌ成し、
百ｆ、源電圧を制御することによっていずれかの回路を
選択的に動作させるようにしだ集積回路装置に関する。
（２）技術の背景 一般に、ＥＣＬ　（ＥＴｈｉｔｔｅｒ　Ｃｏｕｐｌｅｄ
　Ｌｏｇｉｃ　）回路は大電流を取緩うことは容易でな
いが動作速度が早いという特徴を有しており、ＴＴＬ　
（Ｔｒａｎｓｉａｔｏｒ’ｌ’ｒａｎｓｉｓｔｏｒ　Ｌ
ｏｇｉｃ　）　　回路は動作速度はそれほど早くｉいが
大電流を取扱うことが容易であるという特債合有しでい
る。したがって、この両者の回路を１つの集積回路装置
中に併用することによってそれぞれの特徴を充分に活用
したすぐれた集積回路装置を実用することが可能となる
。
（３）従来技術と問題点 従来、ＥＣＬ回路とＴＴＬ回路七を併用した集積回路装
置としては例えば第１図に示すプログラマブルＲＯＭ半
導体集積回路装置が知られている（特開昭５１−４８９
４４号参照）。同図の装置１１（よ、接合知絡型活のプ
ログラマブルメモリセル１が配列されたセル゛アレイ２
と、該セルアレイ２に４ン：続さ才ｌた行選択回路およ
び列選択回路等を具（１ｎｉする。これらの各選択回路
はそれぞれ断、出用の行選択回路３と甲４込用の行選択
回路５および読出用の列選択回路４と団込用の列選択回
路６によって構成されているが、読出用の各選択回路３
，４は読出速度を早めるためにＥＣＬ回路によって構成
され、書込用の各選択回路は大電流が取扱えるＴｒＬ回
路によって構成されている。
ところが、前記従来形の装置においては、読出時にはＥ
ＣＬ回路用の電源端子Ｖ、に負電圧を印加してＥＣＬ回
路を動作させ、１込時にはＴｒＬ回路用の％掠端子■。
、に正電圧を印加してＴＴＬ回路全動作させているため
、電源端子の数が多くなるとともに切換操作が繁雑にな
るという不都合があった。
（４）発明の目的 本発明の目的は、前述の従来形における問題点Ｋかんが
み、ＥＣＬ回路と１丁り回路とを併用した集積回路装置
において、各回路の電源端子を共通化し該ｔ、、ｉ＋、
、源Ｄ１１Ｒ子の霜、圧を切換えることによってＥＣＬ
回路とＴＩ’Ｌ回路との切控えを自動的に行なわしめる
という’ｆ’ｌＱ　Ｑ’にもとづき、電源端子の数を少
なくするとともに、各回路の動作切換扮作を簡略化する
ことにある。
（５）発明の構成 そしてこの目的は、本発明によれば、同一チ。
プｅ旧ＣＥＣＬ形テ（、の回路とＴＴＬ形式の回路とを
構成した集積回路装置：６おいて、該集積回路装置に前
記両形式の回路に電源を供給するだめの共通の電源端子
と、該電曾端子における電灯ｔπｉ圧の大きさに応じて
いずれか一方の形式の回路が動作するように回路を切換
える手段とを設けたことを特徴とする集積回路装置、お
よび同一チップ内にＥＣＬ形式の回路と′汀り形式の回
路と全構成した集積回路装置において、該集積回路装置
に前記両形式の回路に電源全供給するための共通の電源
端子と、該電源端子における電源電圧の大きさに応じて
ＥＣＬ形式の回路の電流源用トランジスタをカットオフ
することによりＥＣＬ形式の回路を不作動とする回路手
段とを設けたことを特徴とする４Ｈ、ｆ（Ｈ回路袋ｒ１
゛ヲ提供することによって達成される。
（６）発明の実施例 以下図面により本発明の詳細な説明する。第２図は、本
発明の１実施例に係る集積回路装置の原理を示す。同図
において、トランジスタＱｌ。
Ｑ２　、Ｑ３および定電流ｉ　ＩＳＩ　、　ＩＳ２笠は
ＥＣＬ回路を構成するものである。トランジスタＱ１は
入力用エミッタホロワを構成し、トランジスタＱ２およ
びＱ３のエミッタは共通接続され塾、流源ＩＳ２の一端
に接続され、各トランジスタＱ１およびＱ２のコレクタ
はそれぞれ抵抗Ｒ１およびＲ２を介して電源端子■１に
接続されている。トランジスタＱ１のエミッタは電流源
ＩＳＩおよびスイッチＳＷ−Ａの第１スイッチ回路Ｓ１
を介して電源端子Ｖ２に接続されている。電流源ＩＳ２
の他端はスイッチＳＷ−Ａの第２スイッチ回路Ｓ２を介
して電源端子ｖ２に接続されている。
また、ダイオードＤ１．Ｄ２、トランジスタＱ４　、Ｑ
５　、Ｑ６、および抵抗Ｒ３，Ｒ４，Ｒ５はＴＩ’Ｌ回
路を＋：）、成するものである。トランジスタＱ４のペ
ースはダイオードＤ１を介して入力端子ＩＮに接続され
ておシ、該入力端子ＩＮには前述のＥＣＬ回路の入力す
なわちトランジスタＱ１のペースも接続されている。し
たがってＴＴＬ回路の入力とＥＣＬ回路の入力は共通に
なっている。トランジスタＱ４のペースおよびコレクタ
はそれぞれ抵抗Ｒ３およびＲ４を介して内部Ｘ　Ｆｆ、
ライン■。０に接続されており、トランジスタＱ４のエ
ミッタは抵抗Ｒ５を介してＥＣＬ回路と共通の電源端子
■２にｒ、Ｖ、；されるとともにトランジスタＱ６のペ
ースに接続されている。まだ、トランジスタＱ４のコレ
クタはトランジスタＱ５のペースに接続されている。ト
ランジスタＱ５、ダイオードＤ２およびトランジスタＱ
６は内部電源ラインＶＣｏと雷、弁端子Ｖ２間に接続さ
れている。内部電源ラインＶＣｃはスイッチＳＷ−Ｂを
介してＥＣＬ回路と共通の電源端子ｖ１に接続されてい
る。寸だ、スイッチＳ■・−Ｂには必要に応じて図示し
ないレベルンフト素子、ｆξ１１えはツェナーダイオー
ド、が接続されており、この１ノベルシフト素子によっ
でＥＣＬ回路とＴＴＬ　１？ａｌ路との電源電圧を相異
ならしめている。
デ２図の回路においては、スイッチ５Ｗ−ＡおよびＳＷ
−Ｂは共にπＬ源端子ｖ１　、ｖ２間のπを位差を感、
知し２てオンまたはオフとなるようにされている。
例えばＶｌ−Ｖ２＝１’、５ポルトの場合はスイッチＳ
ＷＡがオフ、スイッチ５）Ｖ−ＢがオンとなってＴＴＬ
回路が動作状態となる。これに対して、例えばＶｌ−Ｖ
２＝−５，２ボルトの場合はスイッチ５Ｗ−Ａの各スイ
ッチ回路ｓｉ、ｓ２が共にオン、スイッチ５Ｗ−Ｂがオ
フとなってＥＣＬ回路１）：　ｐｊ＋作する。
第３図は、第２図の回路をさらに具体的に示すものであ
る。第３図の回路においては、ＥＣＬ回路のスイッチ５
Ｗ−Ａのスイッチ回路Ｓ１と定電流源ＩＳＩとをトラン
ジスタＱ７とエミッタ抵抗Ｒ６とで実現し、スイッチ回
路Ｓ２と定電流源ＩＳ２とをトランジスタＱ８とエミッ
タ抵抗Ｒ７で実り、シている。各トランジスタのペース
には基準電圧ＶＲ１が印加されておυ、この基準電圧Ｖ
Ｒ１はトランジスタＱ９．ＱＩＯと抵抗ＲＩＯ，Ｒ１１
、Ｒ１２とで構成される基準電圧発生回路で作成される
。
寸だ、該基糸電圧発生回路には、トランジスタＱＩＯと
並列接続されたトランジスタＱｌｌとツェナーダイオー
ドＺＤＩと抵抗Ｒ８、Ｒ９とで構成される電圧検出回路
が接続されている。これに対して、ＴＴＬ回路のスイッ
チＳＷ−Ｂとレペルンフト素子ｔよ１個のツェナーダイ
オードＺＤ２によって実現されている。ツェナーダイオ
ードＺＤＩおよびＺＤ２は共にツェナー電圧が例えば１
０ｖのものが用いられる。
第３図の回路においては、第４図に示すように例えば電
源端子Ｖ１の電圧がＯｖであり電源端子■２の電圧が−
５，２Ｖ　（または−４５Ｖ）の場合けＥＣＬモードと
なる。すなわち、この状態ではＴＴＬ回路の電源Ｖｃｏ
を伊給するだめのツェナーダイオードＺＤ２がカットオ
フするだめＴＴＬ回路は不作動となる。一方、ＥＣＬ回
路の基■電圧発生回路に接続された電圧検出回路のツェ
ナーダイオードＺＤＩがカットオフするためトランジス
タＱｌｌがオフとなる。したがって、該基準電圧発生回
路は正規の基僚電圧ＶＲ１をトランジスタＱ７およびＱ
８のペースに供給しＥＣＬ回路を動作状態すなわちアク
ティブにする。これによシ、入力！１’：、ｉ子ＩＮか
らの入力信号はｌ・ランジスタＱｌ　、Ｑ２．Ｑ３等に
よって反転および非反転増幅され、各トランジスタＱ２
およびＱ３のコレクタから出力される。
次に、電源端子ｖ３の電圧が１５Ｖでありπ１υｌｈ端
子Ｖ２の電圧がＯＶの場合はＴＴＬモードとなる。
すなわち、ＥＣＬ回路に接続された前記：電圧検出回路
のトランジスタＱ１．１がオンとなるから前記基準電圧
発生回路のトランジスタＱ９がカットオフする。これに
より、基準電圧ｖＲ１がＯボルトとなｐ　ＥＣＬ回路の
定電流源回路用のトランジスタＱ７およびＱ８が共にカ
ットオフし、ＥＣＬ回路が不作動となる。一方、ＴＴＬ
回路側のツェナーダイオードＺＤ２は導通状態となり、
ツェナー電圧がＩＯＶとすれば布４源■ｃｏ−５ＶがＴ
ＴＬ回路に印加される。
したがって、ＴＴＬ回路が動作状態になり入力端子ＩＮ
からの入力信号がトランジスタＱ、４．Ｑ５゜Ｑｆ３＃
によって反転増幅されて出力される。
なお、ｆ３図の回路における基準電圧発生回路は例えば
第５図または第６図に示すようなものであってもよいこ
とは明らかである。第５図の回路においては、基準電圧
ＶＲ１は抵抗Ｒ１３によってダイオードＤ３　、Ｄ４に
電流を流しこれら“のダイオードの順方向電圧を用いる
ことによって安定化している。また、第６図の回路にお
いては、第３図の回路におけるトランジスタＱ９がマル
チエミッタトランジスタＱ１３によって１ｔ、き代えら
れ、かつトランジスタＱ１２と抵抗Ｒ１４とダイオード
Ｄ５からなる回路が付加されてＥＣＬ回路の温度特性の
改善が図られている。
（７）発明の効果 このように、本発明によれば、ＥＣＬ回路およびＴＴＬ
回路の電源端子を共通化し、この電源端子の電圧全切換
えることによ如、ＥＣＬ回路とＴＴＬ回路の動作切換を
行なうことが可能となシ、従来形のように各回路に別々
の電源端子を要しないから電源端子の数を少なくするこ
とが可能になるととも（・、−１各ｐ１路の動作切換操
作を簡略化することかできる。
【図面の簡単な説明】
第１図は、従来形のにＬ　−ＴＴＬ混在回路の１例を示
すブロック回路図、 第２図（づ５、本発明の１実施例に係る集積回路装俗の
片部を示すπ）、気回路図、 第３図は、第２図の回路を具体化）た構１ｊ９’、を示
す市−気回路図、 第４図は、第３図の回路の動作モードと′？ｉ、源電圧
との関併を示す説明図、そして 第５Ｉシ１および第６図は、それぞれ第３図の回路に用
いることができる基準電圧発生回路の他の例を示す電気
回路図である。 】・・・メモリセル、２・・・セルアレイ、３・・・読
出用の　、択回路、４・・・読出用の列選択回路、５・
・・書込用の行選択回路、６・・・書込用の列選択回路
、Ｑｌ、Ｑ２．・・・、Ｑｌ２：′）ランジスタ、Ｑｌ
３・・・マルチエミッタトランジスタ、Ｄ】、Ｄ２゜Ｔ
）３．Ｄ４．Ｄ５・・・ダイオード、ＺＤＩ　、　ＺＤ
２・・・ツェナーダイオード、ＩＳＩ　、　ＩＳ２・・
・定電５流源、３Ｗ−Ａ　、　５Ｗ−Ｂ・・・スイッチ
。 特許出願人 富士通株式会社 特ｍ’Ｙｌｉ３願代理人 弁理士　竹　本　　　　朗 弁理士　西　舘　和　之 力・埋土　　内　　１）　室　　男 弁埋土　山　　口　　昭　之 第１図 第２図 第３図 ＥＣＬモード　ＴＴＬモード

Claims (1)

  1. 【特許請求の範囲】 １、同一チップ内にＥＣＬ形式の回路とＴＴＬ形式の回
    路とを構成した集積回路装置において、該集積回路装置
    に前記両形式の回路に電源を供給するだめの共通の電源
    端子と、該電源端子における電源ぢ。 圧の大きさに応じていずれか一方の形式の回路が動作す
    るように回路を切換える手段とを設けたことを特徴とす
    る集積回路。 ２、同一チ５，７６内にＥＣＬ形式の回路とＴＴＬ形式
    の回路とを構成した集積回路装置において、該４１１万
    ′：回路装置に前記両形式の回路に電源を供給するため
    の共通の電源端子と、該電源端子における東、源現圧の
    大きさに応じてＥＣＬ形式の回路の’ｒｌ’、Ｈ流源用
    トランジスタをカットオフすることによりＥＣＬ形式の
    回路を不作動とする回路手段とを設けたことを特徴とす
    る年Ｎ７（回路装置。
JP57169544A 1982-09-30 1982-09-30 集積回路装置 Pending JPS5961046A (ja)

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