JPS5837698B2 - トランジスタカイロソウチ - Google Patents
トランジスタカイロソウチInfo
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- JPS5837698B2 JPS5837698B2 JP50085080A JP8508075A JPS5837698B2 JP S5837698 B2 JPS5837698 B2 JP S5837698B2 JP 50085080 A JP50085080 A JP 50085080A JP 8508075 A JP8508075 A JP 8508075A JP S5837698 B2 JPS5837698 B2 JP S5837698B2
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- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、第１の導電型式を有する第１の半導体領域と
、この第１の半導体領域に連接ぞる第２の導電型式を有
する第２の半導体領域と、この第２の半導体領域と連接
ぞる少くとも２個の第３及び第４の半導体領域とを有し
て、第１、第２及び第３の半導体領域にて第１のトラン
ジスタが、第１、第２及び第４の半導体領域にて第２の
トランジスタが夫々構或されてなる構或を少くとも有す
るトランジスタ回路装置の改良に関する。
、この第１の半導体領域に連接ぞる第２の導電型式を有
する第２の半導体領域と、この第２の半導体領域と連接
ぞる少くとも２個の第３及び第４の半導体領域とを有し
て、第１、第２及び第３の半導体領域にて第１のトラン
ジスタが、第１、第２及び第４の半導体領域にて第２の
トランジスタが夫々構或されてなる構或を少くとも有す
るトランジスタ回路装置の改良に関する。
従来所種トランジスタ回路装置として、模式的にみて、
第１図Ａ及びＢに示す如く、例えばＮ型の半導体領域Ｑ
１と、この領域Ｑ１に連接ぜるＰ型の半導体領域Ｑ２と
Ａｓこの領域Ｑ２と連接ぜるＮ型の例えば２個の半導体
領域Ｑ３及び１個の半導体領域Ｑ４とを有して領域Ｑｌ
，Ｑ２及びＱ３にて之等を夫々エミツタ、ベース及び
コレクタとぞる２個のトランジスタＴ１が、領域Ｑ１，
Ｑ２及びＱ４にて之等を夫々エミツタ、ベース及びコレ
クタとぞる１個のトランジスタＴ２が構或され、又領域
Ｑ１と連接ぞるＰ型の半導体領域Ｑ５０を有して領域Ｑ
５０，Ｑｌ及びＱ２にて之等を夫々？ミツタ、ベース及
びコレクタとぞるトランジスタＴ１０が構或されてなる
構或を有するか、又は第２図に示す如く上述ぜる領域Ｑ
１〜Ｑ４を有しで上述ゼるトランジスタＴ１及びＴ２が
構或され、又領域Ｑ１と電気的に連結ぜるＮ型の半導体
領域Ｑ５１と、この領域Ｑ５１と連接し且領域Ｑ２と電
気的に連結ぞるＰ型の半導体領域Ｑ５２と、領域Ｑ５１
と連接ぜるＰ型の半導体領域Ｑ５３とを有Ｌ”（領域Ｑ
５３，Ｑ５１及びＱ５２１Ｃて之等を夫々エミツタ、ベ
ース及びコレクタとぜるトランジスタＴＩＯが構成され
てなる構成を有するトランジスタ回路装置が提案されて
いる。
第１図Ａ及びＢに示す如く、例えばＮ型の半導体領域Ｑ
１と、この領域Ｑ１に連接ぜるＰ型の半導体領域Ｑ２と
Ａｓこの領域Ｑ２と連接ぜるＮ型の例えば２個の半導体
領域Ｑ３及び１個の半導体領域Ｑ４とを有して領域Ｑｌ
，Ｑ２及びＱ３にて之等を夫々エミツタ、ベース及び
コレクタとぞる２個のトランジスタＴ１が、領域Ｑ１，
Ｑ２及びＱ４にて之等を夫々エミツタ、ベース及びコレ
クタとぞる１個のトランジスタＴ２が構或され、又領域
Ｑ１と連接ぞるＰ型の半導体領域Ｑ５０を有して領域Ｑ
５０，Ｑｌ及びＱ２にて之等を夫々？ミツタ、ベース及
びコレクタとぞるトランジスタＴ１０が構或されてなる
構或を有するか、又は第２図に示す如く上述ぜる領域Ｑ
１〜Ｑ４を有しで上述ゼるトランジスタＴ１及びＴ２が
構或され、又領域Ｑ１と電気的に連結ぜるＮ型の半導体
領域Ｑ５１と、この領域Ｑ５１と連接し且領域Ｑ２と電
気的に連結ぞるＰ型の半導体領域Ｑ５２と、領域Ｑ５１
と連接ぜるＰ型の半導体領域Ｑ５３とを有Ｌ”（領域Ｑ
５３，Ｑ５１及びＱ５２１Ｃて之等を夫々エミツタ、ベ
ース及びコレクタとぜるトランジスタＴＩＯが構成され
てなる構成を有するトランジスタ回路装置が提案されて
いる。
斯るトランジスタ回路装置は、遅延時間と消費電力との
積の値が比較的小さい低エネルギ論理回路の構或を有し
、又全体を比較的小なる半導体領域の面積を以って構成
し得、従って斯るトランジスタ回路装置の多数を以って
集積化ぞる論理回路装置を構或する場合に適用して好適
なものであるが、これを等価回路で表わせば、第３図Ａ
に示す如くトランジスタＴＩＯのコレクタがトランジス
タＴ１及びＴ２のベースに、ベースがトランジスタＴ１
及びＴ２のエミツタに夫々接続ぞる構或、又は第３図Ｂ
に示す如くトランジスタＴ１０のコレクタがトランジス
タＴ１及びＴ２を構或ぜるマルチコレクタトランジスタ
Ｔ１２のベースに、ベースがマルチコレクタトランジス
タＴ１２のエミッタに夫々接続ぜる構成を有し、而して
第１図の場合領域Ｑ２より又第２図の場合領域Ｑ２又ぱ
Ｑ５２より従ってトランジスタＴＩＯのコレクタ乃至ト
ランジスタＴ１及びＴ２又ＨＴ １ ２のベースより入
力端子Ｂが導出され、又第１図の場合領域Ｑ１より又第
２図の場合領域Ｑ１又ｉＱ ５ １より従ってトランジ
スタＴＩＯのベース乃至トランジスタＴ１及びＴ１２の
工ツタより接地端子Ｇが導出され、更に領域Ｑ３及びＱ
４より従ってトランジスタＴ１及びＴ２又ＨＴ１２のコ
レクタより夫々出力端子Ｃ１及びＣ２が導出され、尚更
に第１図の場合領域Ｑ５０より第２図の場合領域Ｑ５３
より従ってトランジスタＴＩＯの工ツタより電源端子Ａ
が導出されて使用されるものである。
積の値が比較的小さい低エネルギ論理回路の構或を有し
、又全体を比較的小なる半導体領域の面積を以って構成
し得、従って斯るトランジスタ回路装置の多数を以って
集積化ぞる論理回路装置を構或する場合に適用して好適
なものであるが、これを等価回路で表わせば、第３図Ａ
に示す如くトランジスタＴＩＯのコレクタがトランジス
タＴ１及びＴ２のベースに、ベースがトランジスタＴ１
及びＴ２のエミツタに夫々接続ぞる構或、又は第３図Ｂ
に示す如くトランジスタＴ１０のコレクタがトランジス
タＴ１及びＴ２を構或ぜるマルチコレクタトランジスタ
Ｔ１２のベースに、ベースがマルチコレクタトランジス
タＴ１２のエミッタに夫々接続ぜる構成を有し、而して
第１図の場合領域Ｑ２より又第２図の場合領域Ｑ２又ぱ
Ｑ５２より従ってトランジスタＴＩＯのコレクタ乃至ト
ランジスタＴ１及びＴ２又ＨＴ １ ２のベースより入
力端子Ｂが導出され、又第１図の場合領域Ｑ１より又第
２図の場合領域Ｑ１又ｉＱ ５ １より従ってトランジ
スタＴＩＯのベース乃至トランジスタＴ１及びＴ１２の
工ツタより接地端子Ｇが導出され、更に領域Ｑ３及びＱ
４より従ってトランジスタＴ１及びＴ２又ＨＴ１２のコ
レクタより夫々出力端子Ｃ１及びＣ２が導出され、尚更
に第１図の場合領域Ｑ５０より第２図の場合領域Ｑ５３
より従ってトランジスタＴＩＯの工ツタより電源端子Ａ
が導出されて使用されるものである。
所で斯るトランジスタ回路装置に依る場合、トランジス
タＴ１０は、電源端子Ａに一定電位を付与することで定
電流源として動作して入力端子Ｂよりの入力信号により
トランジスタＴ１及びＴ２？はＴ１２の導通時にはトラ
ンジスタＴ１及びＴ２又ぼＴ１２にベース駆動電流を、
トランジスタＴ１及びＴ２又ＵＴ１２の遮断時にぽ入力
端子Ｂに接続されるトランジスタＴ１及びＴ２又ぱＴ１
２と同様の構或の前段のトランジスタに負荷電流を供給
する作用をなし、又トランジスタＴ１及びＴ２又ＨＴ１
２Ｈインバータ機能を有するスイッチングトランジスタ
として作用するものであるが、トランジスタＴ１及びＴ
２又ＵＴ１２の導通時に於ける出力端子Ｃ１又ｆｌｃ２
に接続されるトランジスタＴ１０と同様の構戊の後段の
トランジスタを通じてこのトランジスタＴ１及びＴ２又
ＵＴ１２に供給される負荷電流なＩｃ、ベース駆動電流
なＩＢ、トランジスタＴ１及びＴ２又ＩＴ１２の電流増
巾率をｈＦＦ，とすれば、一般に■『ｈＦＥ》■ｏなる
ことが必要である為、トランジスタＴ１及びＴ２又ｆｌ
Ｔ１２のベースＵ深い飽和に入り、ベース従って領域Ｑ
１又ＵＱＩ及びＱ５１に多くの少数担体が蓄積されるこ
ととなるものである。
タＴ１０は、電源端子Ａに一定電位を付与することで定
電流源として動作して入力端子Ｂよりの入力信号により
トランジスタＴ１及びＴ２？はＴ１２の導通時にはトラ
ンジスタＴ１及びＴ２又ぼＴ１２にベース駆動電流を、
トランジスタＴ１及びＴ２又ＵＴ１２の遮断時にぽ入力
端子Ｂに接続されるトランジスタＴ１及びＴ２又ぱＴ１
２と同様の構或の前段のトランジスタに負荷電流を供給
する作用をなし、又トランジスタＴ１及びＴ２又ＨＴ１
２Ｈインバータ機能を有するスイッチングトランジスタ
として作用するものであるが、トランジスタＴ１及びＴ
２又ＵＴ１２の導通時に於ける出力端子Ｃ１又ｆｌｃ２
に接続されるトランジスタＴ１０と同様の構戊の後段の
トランジスタを通じてこのトランジスタＴ１及びＴ２又
ＵＴ１２に供給される負荷電流なＩｃ、ベース駆動電流
なＩＢ、トランジスタＴ１及びＴ２又ＩＴ１２の電流増
巾率をｈＦＦ，とすれば、一般に■『ｈＦＥ》■ｏなる
ことが必要である為、トランジスタＴ１及びＴ２又ｆｌ
Ｔ１２のベースＵ深い飽和に入り、ベース従って領域Ｑ
１又ＵＱＩ及びＱ５１に多くの少数担体が蓄積されるこ
ととなるものである。
貫万トランジスタＴ１及びＴ２又はＴ１２が導通状態よ
り遮断状態となる為には、導通時に於でベースに蓄積ぞ
る少数担体な取除く必要があるものである。
り遮断状態となる為には、導通時に於でベースに蓄積ぞ
る少数担体な取除く必要があるものである。
従って上述ぜるトランジスタ回路装置による場合、トラ
ンジスタＴ１及びＴ２又ｉｄＴ１２が導通状態より遮断
状態になるに要する時間即ちスイッチング時間が比較的
犬であり、この為の動作速度が比較的遅いという欠点を
有するものである。
ンジスタＴ１及びＴ２又ｉｄＴ１２が導通状態より遮断
状態になるに要する時間即ちスイッチング時間が比較的
犬であり、この為の動作速度が比較的遅いという欠点を
有するものである。
依って本発明は斯る欠点を除去し得る新規な斯種トラン
ジスタ回路装置を提案せんとするもので、第４図以下に
つき本発明の実施例を詳述する所より明らかとなるであ
ろう。
ジスタ回路装置を提案せんとするもので、第４図以下に
つき本発明の実施例を詳述する所より明らかとなるであ
ろう。
第４図及び第５図は本発明の第１の実施例を示し、第１
図Ｂとの対応部分Ｋ（ｆｌ同一符号を附して詳細説明ほ
これを省略するも、層状のＮ型の領域Ｑ１を有し、この
領域Ｑ１内にその主面側よりＰ型の領域Ｑ２が配され、
一万この領域Ｑ２内にその主面側よりＮ型の２つの領域
Ｑ３及び１つの領域Ｑ４が図に於で領域Ｑ４を左側とし
て配され、而して領域Ｑ１ ，Ｑ２及びＱ３にて之等を
夫々エミツタ、ベース及びコレクタとぜる２個のトラン
ジスタＴ１が、領域Ｑｌ ，Ｑ２及びＱ４にて之等を夫
々工ツタ、ベース及びコレクタとぜる１個のトランジス
タＴ２が夫々構或され、又領域Ｑ２？図に於で右側位置
より入力端子Ｂが、領域Ｑ３より出力端子Ｃが、Ｑ４よ
り接続端子Ｃが、領域Ｑ１より接地端子Ｇが夫々導出さ
れている。
図Ｂとの対応部分Ｋ（ｆｌ同一符号を附して詳細説明ほ
これを省略するも、層状のＮ型の領域Ｑ１を有し、この
領域Ｑ１内にその主面側よりＰ型の領域Ｑ２が配され、
一万この領域Ｑ２内にその主面側よりＮ型の２つの領域
Ｑ３及び１つの領域Ｑ４が図に於で領域Ｑ４を左側とし
て配され、而して領域Ｑ１ ，Ｑ２及びＱ３にて之等を
夫々エミツタ、ベース及びコレクタとぜる２個のトラン
ジスタＴ１が、領域Ｑｌ ，Ｑ２及びＱ４にて之等を夫
々工ツタ、ベース及びコレクタとぜる１個のトランジス
タＴ２が夫々構或され、又領域Ｑ２？図に於で右側位置
より入力端子Ｂが、領域Ｑ３より出力端子Ｃが、Ｑ４よ
り接続端子Ｃが、領域Ｑ１より接地端子Ｇが夫々導出さ
れている。
又領域Ｑ１内の領域Ｑ２の左側位置に主面側よりＰ型の
領域Ｑ５が配され、而して領域Ｑ５，Ｑ１及びＱ２にて
之等を夫々エミツタ、ベース及びコレクタとぜるトラン
ジスタＴ３が構或１汰一方領域Ｑ５より接続端子ＥＣが
導出され、これが導体４０を介して接続端子Ｃに接続さ
れている。
領域Ｑ５が配され、而して領域Ｑ５，Ｑ１及びＱ２にて
之等を夫々エミツタ、ベース及びコレクタとぜるトラン
ジスタＴ３が構或１汰一方領域Ｑ５より接続端子ＥＣが
導出され、これが導体４０を介して接続端子Ｃに接続さ
れている。
更に領域Ｑ１内の領域Ｑ５の左側位置に主面側よりＰ型
の領賊Ｑ９が配され、而して領域Ｑ９，Ｑ１及びＱ５に
て之等を夫々エミツタ、ベース及びコレクタとぜるトラ
ンジスタＴ４が構成され、一方領域Ｑ９より電源端子Ａ
が導出されている。
の領賊Ｑ９が配され、而して領域Ｑ９，Ｑ１及びＱ５に
て之等を夫々エミツタ、ベース及びコレクタとぜるトラ
ンジスタＴ４が構成され、一方領域Ｑ９より電源端子Ａ
が導出されている。
以上が本発明の第１の実施例であるが斯る構或は、第３
図Ａに対応せる第６図に示す如く、トランジスタＴ４の
エミツタが電源端子Ａに、コレクタがトランジスタＴ３
のエミツタ及び接続端子ＥＣ及びＣ′を通じてトランジ
スタＴ２のコレクタニ、ヘースカトランジスタＴ３のベ
ース、トランジスタＴ１及びＴ２の工ツタ及び接地端子
Ｇに夫々接続され、トランジスタＴ３のコレクタがトラ
ンジスタＴ１及びＴ２のベース及び入力端子Ｂに接続さ
れ、トランジスタＴ１のコレクタが出力端子Ｃに接続ぞ
る等価回路で表わされること明らかである。
図Ａに対応せる第６図に示す如く、トランジスタＴ４の
エミツタが電源端子Ａに、コレクタがトランジスタＴ３
のエミツタ及び接続端子ＥＣ及びＣ′を通じてトランジ
スタＴ２のコレクタニ、ヘースカトランジスタＴ３のベ
ース、トランジスタＴ１及びＴ２の工ツタ及び接地端子
Ｇに夫々接続され、トランジスタＴ３のコレクタがトラ
ンジスタＴ１及びＴ２のベース及び入力端子Ｂに接続さ
れ、トランジスタＴ１のコレクタが出力端子Ｃに接続ぞ
る等価回路で表わされること明らかである。
この為トランジスタＴ４は、電源端子Ａに一定電圧を付
与することで定電流源として動作して入力端子Ｂよりの
入力信号によるトランジスタＴ１及びＴ２の導通時には
トランジスタＴ３を通じてトランジスタＴ１及びＴ２に
ベース駆動電流を供給する様になすと共に導体４０を通
じてトランジスタＴ２のコレクタ側にも供給する作用を
なし、結局トランジスタＴ４のコレクタより得られるト
ランジスタＴ１及びＴ２に対するベース駆動電流の一部
がトランジスタＴ２のコレクタ吸収され、依ってこの分
トランジスタＴ１及びＴ２に対するベース電流が小とな
るものである。
与することで定電流源として動作して入力端子Ｂよりの
入力信号によるトランジスタＴ１及びＴ２の導通時には
トランジスタＴ３を通じてトランジスタＴ１及びＴ２に
ベース駆動電流を供給する様になすと共に導体４０を通
じてトランジスタＴ２のコレクタ側にも供給する作用を
なし、結局トランジスタＴ４のコレクタより得られるト
ランジスタＴ１及びＴ２に対するベース駆動電流の一部
がトランジスタＴ２のコレクタ吸収され、依ってこの分
トランジスタＴ１及びＴ２に対するベース電流が小とな
るものである。
而してトランジスタＴ２に吸収されるペース駆動電流の
一部はトランジスタＴ２のコレクタ電流として流れるも
のであるが、これに基きトランジスタＴ２のベース及び
エミツタ間に生ずる電圧が決まり、一万トランジスタＴ
１及びＴ２Ｈ共通の領域Ｑ１及びＱ２を含んで構威され
ているので両者の電流増巾？、ベース及びエミツタ間電
圧等の特性を互に等．しいものとして構或し得、この為
トランジスタＴ２のベース及び工ツタ間に生ずる電圧が
トランジスタＴ１のそれと等しくなり、依って出力端子
Ｃに接続される、トランジスタＴ３及びＴ４と同様の構
或及び接続関係を有する回路を駆動回路とするときこの
駆動回路と同様の駆動回路を通じてトランジスタＴ１の
コレクタに流れるコレクタ電流もトランジスタＴ２にコ
レクタ電流として流れるそのコレクタ電流と略々等しく
なるものである。
一部はトランジスタＴ２のコレクタ電流として流れるも
のであるが、これに基きトランジスタＴ２のベース及び
エミツタ間に生ずる電圧が決まり、一万トランジスタＴ
１及びＴ２Ｈ共通の領域Ｑ１及びＱ２を含んで構威され
ているので両者の電流増巾？、ベース及びエミツタ間電
圧等の特性を互に等．しいものとして構或し得、この為
トランジスタＴ２のベース及び工ツタ間に生ずる電圧が
トランジスタＴ１のそれと等しくなり、依って出力端子
Ｃに接続される、トランジスタＴ３及びＴ４と同様の構
或及び接続関係を有する回路を駆動回路とするときこの
駆動回路と同様の駆動回路を通じてトランジスタＴ１の
コレクタに流れるコレクタ電流もトランジスタＴ２にコ
レクタ電流として流れるそのコレクタ電流と略々等しく
なるものである。
従ってトランジスタＴ１及びＴ２の双方につきコレクタ
電流に見合ったベース駆動電流が流れることとなって、
トランジスタＴ１及びＴ２の過飽和が回避され、両トラ
ンジスタＴ１及びＴ２共にそれ等のベースに多くの少数
担体が蓄積されることがなくなるものである。
電流に見合ったベース駆動電流が流れることとなって、
トランジスタＴ１及びＴ２の過飽和が回避され、両トラ
ンジスタＴ１及びＴ２共にそれ等のベースに多くの少数
担体が蓄積されることがなくなるものである。
依って上述ぜるトランジスタ回路装置によればトランジ
スタＴ１及びＴ２が導通状態より遮断状態になるに要す
る時間即ちスイッチング時間が第１図及び第２図の場合
に比し十分小となり、この為動作速度が十分大となるも
のである。
スタＴ１及びＴ２が導通状態より遮断状態になるに要す
る時間即ちスイッチング時間が第１図及び第２図の場合
に比し十分小となり、この為動作速度が十分大となるも
のである。
又斯る効果はトランジスタＴ１及びＴ２の電流増巾率が
変化してもトランジスタＴ３及びＴ４をトランジスタＴ
１及びＴ２と共に通常の如くそれ等に共通な半導体基板
上に構或する限り、失なわれることはないものである等
の大なる特徴を有する。
変化してもトランジスタＴ３及びＴ４をトランジスタＴ
１及びＴ２と共に通常の如くそれ等に共通な半導体基板
上に構或する限り、失なわれることはないものである等
の大なる特徴を有する。
斯く上述ぞる本発明に依れば、極めて簡易な構成で低エ
ネルギ論理回路の構戒を有し乍ら高速動作をなし得るト
ランジスタ回路装置を提供し得る犬なる特徴を有し、依
って本発明によるトランジスタ回路装置はその多数を以
って集積化ぜる論理回路装置を構或する場合に適用して
極めて好適となるものである。
ネルギ論理回路の構戒を有し乍ら高速動作をなし得るト
ランジスタ回路装置を提供し得る犬なる特徴を有し、依
って本発明によるトランジスタ回路装置はその多数を以
って集積化ぜる論理回路装置を構或する場合に適用して
極めて好適となるものである。
次に第７図にて本発明の第２の実施例につき述べるに、
本例に於で第４図との対応部分にぽ同一符号を附し詳細
説明はこれを省略するも、第４図にて上述ぜる構或に於
て領域Ｑ４の領域Ｑ２との連接面積が領域Ｑ３の領域Ｑ
２とのそれに比し小となされていることを除いては第４
図の場合と同様の構或を有する。
本例に於で第４図との対応部分にぽ同一符号を附し詳細
説明はこれを省略するも、第４図にて上述ぜる構或に於
て領域Ｑ４の領域Ｑ２との連接面積が領域Ｑ３の領域Ｑ
２とのそれに比し小となされていることを除いては第４
図の場合と同様の構或を有する。
斯る構戒に依れば第４図及び第５図にで上述ぜると同様
の作用効果が得られること明らかであるが、領域Ｑ４の
領域Ｑ２との連接面積が領域Ｑ３の領域Ｑ２φそれに比
し小であることにより、？ランジスタＴ１及びＴ２の導
通時に於けるトランジスタＴ１のコレクタ電流がトラン
ジスタＴ２のそれに比し大となるも、トランジスタＴ１
及びＴ２の夫々につきコレクタ電流に見合ったベース駆
動電流が流れる関係は崩れることなく、従って第４図及
び第５図にで上述ぞる場合と同様の作用効果が動作の余
裕度を以って得られるものである。
の作用効果が得られること明らかであるが、領域Ｑ４の
領域Ｑ２との連接面積が領域Ｑ３の領域Ｑ２φそれに比
し小であることにより、？ランジスタＴ１及びＴ２の導
通時に於けるトランジスタＴ１のコレクタ電流がトラン
ジスタＴ２のそれに比し大となるも、トランジスタＴ１
及びＴ２の夫々につきコレクタ電流に見合ったベース駆
動電流が流れる関係は崩れることなく、従って第４図及
び第５図にで上述ぞる場合と同様の作用効果が動作の余
裕度を以って得られるものである。
従ってこの動作の余裕度が得られる分、全体の回路装置
を歩留り良く容易に構成し得ることとなる特徴を有する
ものである。
を歩留り良く容易に構成し得ることとなる特徴を有する
ものである。
次に第８図にて本発明の第３の実施例につき述べるに、
本例に於で第４図との対応部分には同一符号を附して詳
細説明はこれを省略するも、第４図にて上述ぜる構或に
於て領域Ｑ２及びＱ９が互に近接され、而して領域Ｑ９
，Ｑｌ及びＱ２にて之等を夫々エミツタ、ベース及びコ
レクタとぜるトランジスタＴ５が構成される様になされ
た事を除いては第４図の場合と同様の構或を有する。
本例に於で第４図との対応部分には同一符号を附して詳
細説明はこれを省略するも、第４図にて上述ぜる構或に
於て領域Ｑ２及びＱ９が互に近接され、而して領域Ｑ９
，Ｑｌ及びＱ２にて之等を夫々エミツタ、ベース及びコ
レクタとぜるトランジスタＴ５が構成される様になされ
た事を除いては第４図の場合と同様の構或を有する。
斯る構或に依れば、その構或は等価回路でみて第９図に
示す如く、第６図にて上述ぜる構或に於て工ツタを電源
端子Ａ１ベースを接地端子Ｇ、コレクタをトランジスタ
Ｔ１及びＴ２のベースに接続ぜるトランジスタＴ５を有
することを除いては第６図と同様の構成を有し、依って
トランジスタＴ１及びＴ２に対するベース駆動電流がト
ランジスタＴ４及びＴ３による駆動回路の外トランジス
タＴ５による駆動回路よりも供給される様になくれてい
ることを除いては第４図の場合と同様であるので、第４
図の場合と同様の作用効果が得られること明らかである
が、トランジスタＴ５による駆動回路を有することによ
り、トランジスタＴ１及びＴ２に対するベース駆動電流
が第４図乃至第６図の場合より犬とし得るものである。
示す如く、第６図にて上述ぜる構或に於て工ツタを電源
端子Ａ１ベースを接地端子Ｇ、コレクタをトランジスタ
Ｔ１及びＴ２のベースに接続ぜるトランジスタＴ５を有
することを除いては第６図と同様の構成を有し、依って
トランジスタＴ１及びＴ２に対するベース駆動電流がト
ランジスタＴ４及びＴ３による駆動回路の外トランジス
タＴ５による駆動回路よりも供給される様になくれてい
ることを除いては第４図の場合と同様であるので、第４
図の場合と同様の作用効果が得られること明らかである
が、トランジスタＴ５による駆動回路を有することによ
り、トランジスタＴ１及びＴ２に対するベース駆動電流
が第４図乃至第６図の場合より犬とし得るものである。
従って負荷の接続されるトランジスタＴ１のコレクタ電
流が多くなってもトランジスタＴ１及びＴ２の夫々につ
きそのコレクタ電流に見合ったベース駆動電流が流れる
関係は崩れることなく、従って第４図にて上述ぜる場合
と同様の作用効果が動作の余裕度を以って得られるもの
である。
流が多くなってもトランジスタＴ１及びＴ２の夫々につ
きそのコレクタ電流に見合ったベース駆動電流が流れる
関係は崩れることなく、従って第４図にて上述ぜる場合
と同様の作用効果が動作の余裕度を以って得られるもの
である。
従ってこの動作の余裕度が得られる分、全体の回路装置
を歩留り良く容易に構成し得ることとなる特徴を有する
ものである。
を歩留り良く容易に構成し得ることとなる特徴を有する
ものである。
次に第１０図及び第１１図につき本発明の第４の実施例
につき述べるに、本例に於で第４図及び第５図との対応
部分には同一符号を附して詳細説明はこれを省略するも
、第４図及び第５図の構或に於て領域Ｑ３及びＱ４の位
置が左右入替わって配され、而して領域Ｑ２の領域Ｑ３
及びＱ４間位置に主面側よりＮ型領域Ｑ５１が配され、
又端子Ｂが領域Ｑ３の左側に連結されてなることを除い
ては第４図及び第５図の場合と同様の構或を有する。
につき述べるに、本例に於で第４図及び第５図との対応
部分には同一符号を附して詳細説明はこれを省略するも
、第４図及び第５図の構或に於て領域Ｑ３及びＱ４の位
置が左右入替わって配され、而して領域Ｑ２の領域Ｑ３
及びＱ４間位置に主面側よりＮ型領域Ｑ５１が配され、
又端子Ｂが領域Ｑ３の左側に連結されてなることを除い
ては第４図及び第５図の場合と同様の構或を有する。
斯る構成に依れば、領域Ｑ２の領域Ｑ５側位置５１がト
ランジスタＴ３のコレクタ実効部として作用し、又領域
Ｑ２の領域Ｑ３及びＱ４下の位置５３及び５４が夫々ト
ランジスタＴ１及びＴ２のベース実効部として作用し、
又領域Ｑ２の領域Ｑ５１下の位置５５が抵抗として作用
すること明らかである。
ランジスタＴ３のコレクタ実効部として作用し、又領域
Ｑ２の領域Ｑ３及びＱ４下の位置５３及び５４が夫々ト
ランジスタＴ１及びＴ２のベース実効部として作用し、
又領域Ｑ２の領域Ｑ５１下の位置５５が抵抗として作用
すること明らかである。
従って本例の構或はこれを等価回路で表わぞば、第１２
図に示す如く、第６図にて上述ぜる構或に於てそのトラ
ンジスタＴ２のベースと直列に抵抗Ｒが介挿されてなる
構或を有するものである。
図に示す如く、第６図にて上述ぜる構或に於てそのトラ
ンジスタＴ２のベースと直列に抵抗Ｒが介挿されてなる
構或を有するものである。
この為本例に於でも第４図及び第５図にて上述ぜると同
様の作用効果が得られること明らかであるが、その外、
トランジスタＴ１及びＴ２が遮断状態より導通状態とな
る場合に於けるトランジスタＴ２へのベース駆動電流が
トランジスタＴ１へのそれに比し遅くなり、依ってこの
分負荷の接続されるトランジスタＴ１に犬なるベース１
駆動電流が供給されるので、トランジスタＴ２の遮断状
態より導通状態への転換速度が第４図及び第５図の場合
に比し速くなる特徴を有するものである。
様の作用効果が得られること明らかであるが、その外、
トランジスタＴ１及びＴ２が遮断状態より導通状態とな
る場合に於けるトランジスタＴ２へのベース駆動電流が
トランジスタＴ１へのそれに比し遅くなり、依ってこの
分負荷の接続されるトランジスタＴ１に犬なるベース１
駆動電流が供給されるので、トランジスタＴ２の遮断状
態より導通状態への転換速度が第４図及び第５図の場合
に比し速くなる特徴を有するものである。
第１図Ａ及びＢ、及び第２図は本発明の基礎となるトラ
ンジスタ回路装置を示す模式的略線図、第３図Ａ及びＢ
ぱそれ等の等価回路図、第４図及び第５図ぼ夫々本発明
に依るトラデジスタ回路装置の一例を示す平面図及び断
面図、第６図にその等価回路図、第７図は本発明の他の
実施例を示す略線的平面図、第８図は本発明の更に他の
実施例を示す路線的千筋図、第９図はその等価回路図、
第１０図及び第１１図は夫々本発明の尚更に他の実施例
を示す略線的平面図及び断面図、第１２図はその等価回
路図である。 図中Ｑ１〜Ｑ９は夫々第１〜第９の半導体領域、Ｔ１〜
Ｔ！Ｍ；ｊＪランジスタ、Ａｆｌ電源端子，ＢＵ入力端
子、ＣＵ出力端子、ＥＣ及びＣ′接続端子、Ｇぱ接地端
子、 Ｒは抵抗を夫々示す。
ンジスタ回路装置を示す模式的略線図、第３図Ａ及びＢ
ぱそれ等の等価回路図、第４図及び第５図ぼ夫々本発明
に依るトラデジスタ回路装置の一例を示す平面図及び断
面図、第６図にその等価回路図、第７図は本発明の他の
実施例を示す略線的平面図、第８図は本発明の更に他の
実施例を示す路線的千筋図、第９図はその等価回路図、
第１０図及び第１１図は夫々本発明の尚更に他の実施例
を示す略線的平面図及び断面図、第１２図はその等価回
路図である。 図中Ｑ１〜Ｑ９は夫々第１〜第９の半導体領域、Ｔ１〜
Ｔ！Ｍ；ｊＪランジスタ、Ａｆｌ電源端子，ＢＵ入力端
子、ＣＵ出力端子、ＥＣ及びＣ′接続端子、Ｇぱ接地端
子、 Ｒは抵抗を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型式を有する第１の半導体領域と、該第
１の半導体領域に連接ぞる第２の導電型式を有する第２
の半導体領域と、該第２の半導体領域と連接ぜる第１の
導電型式を有する少くとも２個の第３及び第４の半導体
領域とを有して上記第１、第２及び第３の半導体領域に
て第１のトランジスタが、上記第４、第２及び第４の半
導体領域にて第２のトランジスタが夫々構或されてなる
構成を少くとも有するトランジスタ回路装置に於で、上
記第１の半導体領域と連接ぜる第２の導電型式を有する
第５の半導体領域を有して、上記第１、第２及び第５の
半導体領域にて第３のトランジスタが構或され、上記第
１の半導体領域と連接ぞる第２の導電型式を有する第９
の半導体領域を有して、上記第１１第５及び第９の半導
体領域にて第４のトランジスタが構或され、上記第４及
び第５の半導体領域が電気的に互に接続されてなる事を
特徴とするトランジスタ回路装置。 ２ 特許請求の範囲第１項所載のトランジスタ回路装置
に於で、上記第４の半導体領域の上記第２の半導体領域
との連接面積が上記第３の半導体領域の上記第２の半導
体領域との連接面積より小となされてなる事を特徴とす
るトランジスタ回路装置。 ３ 特許請求の範囲第１項所載のトランジスタ回路装置
に於で、上記第３及び第４のトランジスタを通って上記
第２のトランジスタに流れる電流を上記第１のトランジ
スタに流れる電流に比し小とすべ〈上記第２の半導体領
域を形或してなる事を特徴とするトランジスタ回路装置
。 ４ 特許請求の範囲第１項所載のトランジスタ回路装置
に於で、上記第１、第２及び第９の半導体領域にて第５
のトランジスタが構威されてなる事を特徴とするトラン
ジスタ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50085080A JPS5837698B2 (ja) | 1975-07-11 | 1975-07-11 | トランジスタカイロソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50085080A JPS5837698B2 (ja) | 1975-07-11 | 1975-07-11 | トランジスタカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS529360A JPS529360A (en) | 1977-01-24 |
| JPS5837698B2 true JPS5837698B2 (ja) | 1983-08-18 |
Family
ID=13848625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50085080A Expired JPS5837698B2 (ja) | 1975-07-11 | 1975-07-11 | トランジスタカイロソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837698B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301489A (ja) * | 1987-05-30 | 1988-12-08 | Hiromichi Namikoshi | ソリツドステ−トグロ−ランプ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198653A (en) * | 1981-06-01 | 1982-12-06 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit |
-
1975
- 1975-07-11 JP JP50085080A patent/JPS5837698B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301489A (ja) * | 1987-05-30 | 1988-12-08 | Hiromichi Namikoshi | ソリツドステ−トグロ−ランプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS529360A (en) | 1977-01-24 |
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