JPS597245B2 - ハンドウタイロンリカイロ - Google Patents
ハンドウタイロンリカイロInfo
- Publication number
- JPS597245B2 JPS597245B2 JP50142179A JP14217975A JPS597245B2 JP S597245 B2 JPS597245 B2 JP S597245B2 JP 50142179 A JP50142179 A JP 50142179A JP 14217975 A JP14217975 A JP 14217975A JP S597245 B2 JPS597245 B2 JP S597245B2
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- JP
- Japan
- Prior art keywords
- transistor
- signal
- base
- collector
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＩＩＬ（ＩｎｔｅｇｒａｔｏｄＩｎｊｅｃｔｉ
ｏｎＬｏｇｉｃ）Ｌｏｇｉｃ）を利用した半導体論理回
路に関するものである。
ｏｎＬｏｇｉｃ）Ｌｏｇｉｃ）を利用した半導体論理回
路に関するものである。
第１図ａに従来のＩＩＬの構造を示す。
まず図示してないＰ型基板上にアンチモン等によりＮ＋
層（Ｐｓ＝１０〜１６Ωｃｍ）１１を形成し、これｖｃ
１０１６ａｔｏｍｓ／Ｃｄ程度のＮＭエピタキシャル層
１２を成長させる。次に１０１９ａｔｏｍｓ／粛程度の
ボロン等をＰ層１３、１４として選択拡散し、更にこの
Ｐ層１３内に１０２０ａｔｏｍｓ／ｃＴｌ程度のリン等
をＮ層１５、１６として選択拡散する。更にＰ層１３、
１４のコンタクト抵抗を低下するよう１０２１ａｔｏｍ
ｓ／粛程度のボロン等をＰ層内に例えばＰ＋層１１とし
て形成することもある。このようにすると１１層がスイ
ッチング用ＮＰＮトランジスタＱ１のエミッタのとク出
し層となク、１２層がＱ１のエミッタとなわ、またラテ
ラルＰＮＰトランジスタＱ２のベースとなる。１３層は
Ｑ１のベースとなると共にＱ２のコレクタともなる。
層（Ｐｓ＝１０〜１６Ωｃｍ）１１を形成し、これｖｃ
１０１６ａｔｏｍｓ／Ｃｄ程度のＮＭエピタキシャル層
１２を成長させる。次に１０１９ａｔｏｍｓ／粛程度の
ボロン等をＰ層１３、１４として選択拡散し、更にこの
Ｐ層１３内に１０２０ａｔｏｍｓ／ｃＴｌ程度のリン等
をＮ層１５、１６として選択拡散する。更にＰ層１３、
１４のコンタクト抵抗を低下するよう１０２１ａｔｏｍ
ｓ／粛程度のボロン等をＰ層内に例えばＰ＋層１１とし
て形成することもある。このようにすると１１層がスイ
ッチング用ＮＰＮトランジスタＱ１のエミッタのとク出
し層となク、１２層がＱ１のエミッタとなわ、またラテ
ラルＰＮＰトランジスタＱ２のベースとなる。１３層は
Ｑ１のベースとなると共にＱ２のコレクタともなる。
１４層はＱ２のエミツタで電流注入口となる。
また１５層及び１６層はＱ１のコレクタでマルチ入力と
なる。また１７層は１３層とＡｔ電極１３とのコンタク
ト抵抗を下げる目的で入れたものである〜 第１図ｂに第１図ａの等価回路を示す。
なる。また１７層は１３層とＡｔ電極１３とのコンタク
ト抵抗を下げる目的で入れたものである〜 第１図ｂに第１図ａの等価回路を示す。
なお第１図ｂ（ＦＣ．訃いて第１図ａと同一部分は同一
符号で示す。第１図ｂの等価回路ではＱ１のベースがＩ
Ｎ端に接続され、Ｑ２のエミツタが。電源に接続され、
Ｑ１のエミツタ及びＱ２のペースは接地されて、全体と
してＱ１のコレクタ出力ＣｌＣ２を出力端子とするゲー
トとなつている。第２図ａは第１図の１１ＬによるＮＯ
Ｒゲートを応用したＲＳフリツプフロツプ回路（以下Ｒ
Ｓ一Ｆ／Ｆと略称する。
符号で示す。第１図ｂの等価回路ではＱ１のベースがＩ
Ｎ端に接続され、Ｑ２のエミツタが。電源に接続され、
Ｑ１のエミツタ及びＱ２のペースは接地されて、全体と
してＱ１のコレクタ出力ＣｌＣ２を出力端子とするゲー
トとなつている。第２図ａは第１図の１１ＬによるＮＯ
Ｒゲートを応用したＲＳフリツプフロツプ回路（以下Ｒ
Ｓ一Ｆ／Ｆと略称する。
）である。第２図ａではＲ入力、Ｓ入力が共に１レベル
のときトランジスタＱｌ，Ｑ２のベースエミツタ間の電
位ＶＢＥとなるべきところ、早く導通したトランジスタ
により片側の入力はその導通したトランジスタのコレク
ターエミツタ間の電位ＶＣＥとなる。
のときトランジスタＱｌ，Ｑ２のベースエミツタ間の電
位ＶＢＥとなるべきところ、早く導通したトランジスタ
により片側の入力はその導通したトランジスタのコレク
ターエミツタ間の電位ＶＣＥとなる。
したがつてＲ入力、Ｓ入力どちらかの入力レベル１がＯ
レベルとなる欠点を持つ、もし、Ｒ入力又はＳ入力の信
号が他の論理回路１を１駆動していると他の論理回路１
には本来ならば１レベルが供給▲れるところであるが、
０レベルが供給▲れたことになり、このＲ−ＳＦ／Ｆを
用いた場合、他の論理回路１が誤動作する。従つて入カ
ー出力が直結された、このようなＲ−ＳＦ／Ｆは使用す
る上で十分注意を要する欠点を持つ。またこのような強
制的に１レペルがＯレベルになるため消費電力が増カロ
する。第２図ｂは素子数が多い欠点を持つ。
レベルとなる欠点を持つ、もし、Ｒ入力又はＳ入力の信
号が他の論理回路１を１駆動していると他の論理回路１
には本来ならば１レベルが供給▲れるところであるが、
０レベルが供給▲れたことになり、このＲ−ＳＦ／Ｆを
用いた場合、他の論理回路１が誤動作する。従つて入カ
ー出力が直結された、このようなＲ−ＳＦ／Ｆは使用す
る上で十分注意を要する欠点を持つ。またこのような強
制的に１レペルがＯレベルになるため消費電力が増カロ
する。第２図ｂは素子数が多い欠点を持つ。
本発明の目的は上述の欠点をなくし、複雑な技法を用い
て論理回路を構成することなく、使い易いＲ−ＳＦ／Ｆ
を提供するものである。
て論理回路を構成することなく、使い易いＲ−ＳＦ／Ｆ
を提供するものである。
以下本発明の一実施例を第３図Ａ，ｂ，ｃを参照して説
明する。
明する。
第３図ａはＩＩＬを用いた集積回路の断面図である。第
３図ａに｝いて、図示していないＰ基板上ＶＣＮ＋埋め
込み層３０をアンチモン等でＰ８−１０Ωｍ位に形成し
、層３０に１０１６ａｔ０ｍｓ眉程度のエピタキシヤル
層３１を成長させる。層３１に１０１８ａｔ０ｍｓノ？
程度のリン等をＮ−Ｗｅｌｌ層３４として層３０ＶＣ達
するように形成し、さらにこのＮ−Ｗｅｌｌ層３４内に
１１０２０ａｔ０ｍｓＡ？程度のボロン等をＰ＋層３５
として形成し、さらにエピタキシヤル層３２，３３内に
１０２０ａｔ０ｍｓＡ：：Ｒｉｔ程度のリン等をＮ＋層
３６，３７，３８，３９として形成する。次にＡｔなど
の導電体５０で総合結線する（ここでは模式図のため空
間配線しているが実際はＳｉＯ２５ｌ上で配線される。
）と第３図Ｂｆ）Ｒ−ＳＦ／Ｆが得られる。ここでダイ
オードＤｌ，Ｄ２，Ｄ３，Ｄ４はシヨツトキーダイオー
ドでＳ入力からＡｔ配線された層３２の表面境界上点線
で囲われた部分４０でＤ１が、Ｎ＋層３８からＡｔ配線
された層３２の表面境界上点線で囲われた部分４１でＤ
２がＲ入力からＡｔ配線された層３３の表面境界上点線
で囲われた部分４３でＤ３が、Ｎ＋層３７からＡｔ配線
された層３３の表面境界上点線で囲われた部分４２でＤ
４が各々構成される。また特性向上のため点線で囲んだ
部分４０，４１，４２，４３のＡｔＦにはチタン等を入
れる。第３図ｂは第３図ａに示された集積回路の断面図
の等価回路である。
３図ａに｝いて、図示していないＰ基板上ＶＣＮ＋埋め
込み層３０をアンチモン等でＰ８−１０Ωｍ位に形成し
、層３０に１０１６ａｔ０ｍｓ眉程度のエピタキシヤル
層３１を成長させる。層３１に１０１８ａｔ０ｍｓノ？
程度のリン等をＮ−Ｗｅｌｌ層３４として層３０ＶＣ達
するように形成し、さらにこのＮ−Ｗｅｌｌ層３４内に
１１０２０ａｔ０ｍｓＡ？程度のボロン等をＰ＋層３５
として形成し、さらにエピタキシヤル層３２，３３内に
１０２０ａｔ０ｍｓＡ：：Ｒｉｔ程度のリン等をＮ＋層
３６，３７，３８，３９として形成する。次にＡｔなど
の導電体５０で総合結線する（ここでは模式図のため空
間配線しているが実際はＳｉＯ２５ｌ上で配線される。
）と第３図Ｂｆ）Ｒ−ＳＦ／Ｆが得られる。ここでダイ
オードＤｌ，Ｄ２，Ｄ３，Ｄ４はシヨツトキーダイオー
ドでＳ入力からＡｔ配線された層３２の表面境界上点線
で囲われた部分４０でＤ１が、Ｎ＋層３８からＡｔ配線
された層３２の表面境界上点線で囲われた部分４１でＤ
２がＲ入力からＡｔ配線された層３３の表面境界上点線
で囲われた部分４３でＤ３が、Ｎ＋層３７からＡｔ配線
された層３３の表面境界上点線で囲われた部分４２でＤ
４が各々構成される。また特性向上のため点線で囲んだ
部分４０，４１，４２，４３のＡｔＦにはチタン等を入
れる。第３図ｂは第３図ａに示された集積回路の断面図
の等価回路である。
第３図ｂでは、Ｓ入力は、シヨツトキーダイオードＤ１
のカソードに印カロされ、Ｒ入力はシヨツトキーダイオ
ードＤ３のカソードに印加される。Ｄ，のアノードはＮ
ＰＮトランジスタＱ１のベースに接続される。Ｑ１のエ
ミツタは接地され、Ｑ１のコレクタにマルチコレクタに
なつていて、Ｑ１の一つのコレクタは出力端Ｑに接続さ
れる。ＰＮＰトランジスタＱ２はＱ，と組になつてＩＩ
Ｌを構成しているので、Ｑ２のベースは接地され、Ｑ２
のエミツタにはＶ。電圧が印加▲れ、Ｑ２のコレクタは
Ｑ１のベースに接続される。シヨツトキダイオードＤ２
のアノードはＤ１のアノードに接続される。次に、Ｄ３
のアノードはＮＰＮトランジスタＱ３のベースに接続さ
れる。
のカソードに印カロされ、Ｒ入力はシヨツトキーダイオ
ードＤ３のカソードに印加される。Ｄ，のアノードはＮ
ＰＮトランジスタＱ１のベースに接続される。Ｑ１のエ
ミツタは接地され、Ｑ１のコレクタにマルチコレクタに
なつていて、Ｑ１の一つのコレクタは出力端Ｑに接続さ
れる。ＰＮＰトランジスタＱ２はＱ，と組になつてＩＩ
Ｌを構成しているので、Ｑ２のベースは接地され、Ｑ２
のエミツタにはＶ。電圧が印加▲れ、Ｑ２のコレクタは
Ｑ１のベースに接続される。シヨツトキダイオードＤ２
のアノードはＤ１のアノードに接続される。次に、Ｄ３
のアノードはＮＰＮトランジスタＱ３のベースに接続さ
れる。
Ｑ３エミツタは接地され、Ｑ３のコレクタはマルチコレ
クタになつておりＳＱ３の１つのコレクタは出力端Ｑに
接続され、Ｑ３の他の１つのコレクタはＤ２のカソード
に接続される。シヨツトキダイオードＤ４のアノードは
Ｄ３のアノードに接続されＤ４のカソードはＱ１の他の
１つのコレクタに接続される。ＰＮＰトランジスタＱ４
はＱ３と組になつてＩＩＬを構成するので、Ｑ４のベー
スは接地され、Ｑ４のエミツタにはＶｃ電圧が印加され
、Ｑ４のコレクタはＱ３のベースに接続される。次に動
作を以下のように説明する。
クタになつておりＳＱ３の１つのコレクタは出力端Ｑに
接続され、Ｑ３の他の１つのコレクタはＤ２のカソード
に接続される。シヨツトキダイオードＤ４のアノードは
Ｄ３のアノードに接続されＤ４のカソードはＱ１の他の
１つのコレクタに接続される。ＰＮＰトランジスタＱ４
はＱ３と組になつてＩＩＬを構成するので、Ｑ４のベー
スは接地され、Ｑ４のエミツタにはＶｃ電圧が印加され
、Ｑ４のコレクタはＱ３のベースに接続される。次に動
作を以下のように説明する。
１内＝０，百＝１のときＤ１は導通しＱ１のベースは０
レベルになるのでＱ１は不導通となｂσ＝１、またＤ３
Ｄ４が不導通になるのでＱ３は導通し、Ｑ＝０となる。
レベルになるのでＱ１は不導通となｂσ＝１、またＤ３
Ｄ４が不導通になるのでＱ３は導通し、Ｑ＝０となる。
２？＝１，ｋ−０のとき、？−０，Ｒ−１のときと逆に
なジＱ−０，Ｑ＝１となる。
なジＱ−０，Ｑ＝１となる。
３百＝１，頁＝１のときＤｌＤ３は共不導通になＤｌＱ
ｌのベース電位はＱによつて決まジ、Ｑ３のベース電位
はｑによつて決まる。
ｌのベース電位はＱによつて決まジ、Ｑ３のベース電位
はｑによつて決まる。
従つてＱ１がＱ３よ如先に導通したときはＤ４が導通→
Ｑ３のベース電位はＯレベル→Ｑ３は不導通→Ｄ２は不
導通→Ｑ１は導通のまま→従つてＱ＝０，Ｑ＝１の状態
がつづく。またＱ３がＱ１より先に導通したときは、Ｄ
２が導通→Ｑ１のベース電位はＯレベル→Ｑ１は不導通
→Ｄ４が不導通→Ｑ３は導通のまま→従つてＱ−１，Ｑ
一Ｏの状態がつづく、４Ｓ＝０，Ｒ−０のときＤｌＤ３
共に導通し、Ｑ１のベース電位及びＱ３のペース電位が
共に０レベルになわ、ＱｌＱ３共に不導通になる。
Ｑ３のベース電位はＯレベル→Ｑ３は不導通→Ｄ２は不
導通→Ｑ１は導通のまま→従つてＱ＝０，Ｑ＝１の状態
がつづく。またＱ３がＱ１より先に導通したときは、Ｄ
２が導通→Ｑ１のベース電位はＯレベル→Ｑ１は不導通
→Ｄ４が不導通→Ｑ３は導通のまま→従つてＱ−１，Ｑ
一Ｏの状態がつづく、４Ｓ＝０，Ｒ−０のときＤｌＤ３
共に導通し、Ｑ１のベース電位及びＱ３のペース電位が
共に０レベルになわ、ＱｌＱ３共に不導通になる。
従つて（＝Ｑ−１となり補数の関係がなくなる。以上を
まとめると下表のようになる。１１Ｌの場合エピタキシ
ヤル層領域を１素子とする本発明Ｒ−ＳＦ／Ｆは２素子
ですひことになる第３図ｃは百，Ｋ，Ｑ，Ｏの動作波形
図であＶ．５横軸は時間軸である。
まとめると下表のようになる。１１Ｌの場合エピタキシ
ヤル層領域を１素子とする本発明Ｒ−ＳＦ／Ｆは２素子
ですひことになる第３図ｃは百，Ｋ，Ｑ，Ｏの動作波形
図であＶ．５横軸は時間軸である。
第４図ａは第３図ＢＶＣ示されたＲ−ＳＦ／Ｆにおいて
、Ｄ１をエミツタが接地され、コレクタがＱ１のベース
へ接続され、ベースがＳ入力端へ接続されたＮＰＮトラ
ンジスタＱ５と置換し、更に４Ｄ３をエミツタが接地さ
れ、コレクタがＱ３に接続され、ペースがＲ入力端に接
続されたＮＰＮトランジスタＱ６と置換したものである
。
、Ｄ１をエミツタが接地され、コレクタがＱ１のベース
へ接続され、ベースがＳ入力端へ接続されたＮＰＮトラ
ンジスタＱ５と置換し、更に４Ｄ３をエミツタが接地さ
れ、コレクタがＱ３に接続され、ペースがＲ入力端に接
続されたＮＰＮトランジスタＱ６と置換したものである
。
（他の部分は第３図ｂと同じなので同一符号を附し、そ
の説明を省略する。）従つて、第３図ｂとは異なり反転
した入力Ｓ，Ｒで動作することになる。第４図ｂは、第
４図ａに卦いて、Ｑ，と組になつてＩＩＬを形成するＰ
ＮＰトランジスタＱ７と、Ｑ６と組になつてＩＩＬを構
成するＰＮＰトランジスタＱ８とを追加し、更に、Ｓ入
力とＱ５のベース間にＱ５からＳ入カへ電流が流れるよ
うにダイオードＤ，を追加し、Ｒ入力とＱ６のベースと
の間（／（１Ｑ６からＲ入カへ電流が流れるようにダイ
オードＤ６を追加したものである。（他の部分は第４図
ａと同一なので同一符号を附しその説明を省略する。）
従つて、Ｒ入力Ｓ入力動作するが、第４図ａに示された
Ｒ−ＳＦ／ＦではＲ入力，Ｓ入力から電流が流れ込むの
に対して、第４図ｂではＲ入力，Ｓ入力から電流が流れ
だすことになる。また上記の記載ＶＣ｝いて、Ｐ層とＮ
層を逆にしてもよいことは明らかであ幻、このときはＮ
ＰＮトランジスタをＰＮＰトランジスタに、アノードを
カソードに、カソードをアノードにそれぞれ置換すれば
よい。以上記載したように本発明によれば、Ｒ−ＳＦ／
Ｆに｝いて、ＩＩＬを使用することによ勺、他の論理回
路に影響を与えない素子数の少ない、簡単な構造でかつ
低消費電力で集積回路に適した回路とすることができる
。
の説明を省略する。）従つて、第３図ｂとは異なり反転
した入力Ｓ，Ｒで動作することになる。第４図ｂは、第
４図ａに卦いて、Ｑ，と組になつてＩＩＬを形成するＰ
ＮＰトランジスタＱ７と、Ｑ６と組になつてＩＩＬを構
成するＰＮＰトランジスタＱ８とを追加し、更に、Ｓ入
力とＱ５のベース間にＱ５からＳ入カへ電流が流れるよ
うにダイオードＤ，を追加し、Ｒ入力とＱ６のベースと
の間（／（１Ｑ６からＲ入カへ電流が流れるようにダイ
オードＤ６を追加したものである。（他の部分は第４図
ａと同一なので同一符号を附しその説明を省略する。）
従つて、Ｒ入力Ｓ入力動作するが、第４図ａに示された
Ｒ−ＳＦ／ＦではＲ入力，Ｓ入力から電流が流れ込むの
に対して、第４図ｂではＲ入力，Ｓ入力から電流が流れ
だすことになる。また上記の記載ＶＣ｝いて、Ｐ層とＮ
層を逆にしてもよいことは明らかであ幻、このときはＮ
ＰＮトランジスタをＰＮＰトランジスタに、アノードを
カソードに、カソードをアノードにそれぞれ置換すれば
よい。以上記載したように本発明によれば、Ｒ−ＳＦ／
Ｆに｝いて、ＩＩＬを使用することによ勺、他の論理回
路に影響を与えない素子数の少ない、簡単な構造でかつ
低消費電力で集積回路に適した回路とすることができる
。
第１図ａは従来の１１Ｌの構造を示す断面図、第１図ｂ
は第１図ａの等価回路図、第２図は従来のＲ−ＳＦ／Ｆ
回路図、第３図ａは本発明の一実施例の集積回路断面図
、第３図ｂは第３図ａの等価回路図、第３図ｃは第３図
ｂの動作波形図、第４図ａは第３図ｂの一部を他の素子
で置換したＲ一ＳＦ／Ｆ回路図、第４図ｂは第４図ａに
素子を追カロしたＲ−ＳＦ／Ｆ回路図である。 Ｓ，Ｒ，百，ｋ・・・入力端、Ｑ，ｑ・・・出力端、Ｑ
１〜Ｑ８・・・トランジスタ、Ｄ１〜Ｄ６・・・ダイオ
ード。
は第１図ａの等価回路図、第２図は従来のＲ−ＳＦ／Ｆ
回路図、第３図ａは本発明の一実施例の集積回路断面図
、第３図ｂは第３図ａの等価回路図、第３図ｃは第３図
ｂの動作波形図、第４図ａは第３図ｂの一部を他の素子
で置換したＲ一ＳＦ／Ｆ回路図、第４図ｂは第４図ａに
素子を追カロしたＲ−ＳＦ／Ｆ回路図である。 Ｓ，Ｒ，百，ｋ・・・入力端、Ｑ，ｑ・・・出力端、Ｑ
１〜Ｑ８・・・トランジスタ、Ｄ１〜Ｄ６・・・ダイオ
ード。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力端と、第２の入力端と、第１の出力端と
、この第１の出力端と逆相の信号を出す第２の出力端と
、前記第１の入力端に１レベルの信号が印加されたとき
に不導通になるように一端が前記第１の入力端に接続さ
れた第１のダイオードと、この第１のダイオードの他端
の信号でベースが駆動され、コレクタの信号が前記第１
の出力端の信号となる第１のトランジスタと、この第１
のトランジスタと組になつてＩＩＬを構成する第２のト
ランジスタと、前記第２の入力端に１レベルの信号が印
加されたときに不導通になるように一端が前記第２の入
力端に接続された第２のダイオードと、この第２のダイ
オードの他端の信号及び第３のダイオードを介して供給
される前記第１のトランジスタのコレクタの信号でベー
スが駆動され、コレクタの信号が第４のダイオードを介
して前記第１のトランジスタのベースに帰還され更に前
記第２の出力端の信号となる第３のトランジスタと、こ
の第３のトランジスタと組になつてＩＩＬを構成する第
４のトランジスタとを具備することを特徴とするＲ−Ｓ
フリップフロップ回路用半導体論理回路。 ２ 前記第１の特許請求の範囲記載の半導体論理回路に
対して、前記第１の入力端及び前記第２のダイオードを
ベースに入力信号が印加され、コレクタ出力信号で前記
第１のトランジスタのベースを駆動する第５のトランジ
スタで置換し、更に、前記第２の入力端及び前記第２の
ダイオードをベースに入力信号が印加され、コレクタ出
力信号で前記第３のトランジスタのベースを駆動する第
６のトランジスタで置換したことを特徴とするＲ−Ｓフ
リップフロップ用半導体論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142179A JPS597245B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
| GB49813/76A GB1548250A (en) | 1975-12-01 | 1976-11-30 | Semicondutor r-sflipflop circuit |
| US05/746,169 US4091296A (en) | 1975-12-01 | 1976-11-30 | Semiconductor R-S flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142179A JPS597245B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5266367A JPS5266367A (en) | 1977-06-01 |
| JPS597245B2 true JPS597245B2 (ja) | 1984-02-17 |
Family
ID=15309195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50142179A Expired JPS597245B2 (ja) | 1975-12-01 | 1975-12-01 | ハンドウタイロンリカイロ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4091296A (ja) |
| JP (1) | JPS597245B2 (ja) |
| GB (1) | GB1548250A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570133A (en) * | 1978-11-21 | 1980-05-27 | Toshiba Corp | Divider circuit |
| DE2949201A1 (de) * | 1979-12-06 | 1981-06-11 | Siemens AG, 1000 Berlin und 8000 München | Aus i (pfeil hoch)2(pfeil hoch) l-zellen und weiteren schaltungsteilen bestehende monolithisch integrierte halbleiterschaltung |
| US4281448A (en) * | 1980-04-14 | 1981-08-04 | Gte Laboratories Incorporated | Method of fabricating a diode bridge rectifier in monolithic integrated circuit structure utilizing isolation diffusions and metal semiconductor rectifying barrier diode formation |
| US4417159A (en) * | 1981-08-18 | 1983-11-22 | International Business Machines Corporation | Diode-transistor active pull up driver |
| US5066869A (en) * | 1990-04-09 | 1991-11-19 | Unitrode Corporation | Reset circuit with PNP saturation detector |
| JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3553485A (en) * | 1966-12-14 | 1971-01-05 | Rca Corp | Rfi-protected flip-flop |
| US3849675A (en) * | 1973-01-05 | 1974-11-19 | Bell Telephone Labor Inc | Low power flip-flop circuits |
| GB1494481A (en) * | 1973-12-21 | 1977-12-07 | Mullard Ltd | Electrical circuits comprising master/slave bistable arrangements |
-
1975
- 1975-12-01 JP JP50142179A patent/JPS597245B2/ja not_active Expired
-
1976
- 1976-11-30 US US05/746,169 patent/US4091296A/en not_active Expired - Lifetime
- 1976-11-30 GB GB49813/76A patent/GB1548250A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB1548250A (en) | 1979-07-11 |
| JPS5266367A (en) | 1977-06-01 |
| US4091296A (en) | 1978-05-23 |
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