JP2690776B2 - 半導体装置 - Google Patents
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- JP2690776B2 JP2690776B2 JP1088716A JP8871689A JP2690776B2 JP 2690776 B2 JP2690776 B2 JP 2690776B2 JP 1088716 A JP1088716 A JP 1088716A JP 8871689 A JP8871689 A JP 8871689A JP 2690776 B2 JP2690776 B2 JP 2690776B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、負荷が発生する逆起電力の影響を防止す
るための構造を有する半導体装置に関する。
るための構造を有する半導体装置に関する。
第４図は、従来の半導体装置の一例であるバイポーラ
素子の断面図である。基板となるP+領域１上にはN+領域
2a,2bが分離して形成される。N+領域2a,2b上にはN-領域
3a,3bのそれぞれが分離して形成される。N-領域3a内に
はP+領域４が形成され、P+領域４内にはN+領域５が形成
される。またP+領域４とは分離してN+領域６も形成され
る。N-領域3b内にはP+領域７とN+領域８が分離して形成
される。N-領域3aとN-領域3bとの間にはP+領域９が分離
層として形成される。領域４〜９上には、それぞれの電
極4M〜9Mが絶縁膜10によって相互に分離して形成され
る。N+領域５とP+領域９とはそれぞれの電極5M,9Mを介
して接地電位GNDに接続される。N+領域6,P+領域7,N+領
域８は、それぞれの電極6M,7M,8Mを介して、出力端子OU
T1,電源電圧VCC（出力端子OUT2），入力INのそれぞれに
接続される。また以上の領域１〜９、電極4M〜9Mおよび
絶縁膜10は半導体装置20内に組み込まれている。
素子の断面図である。基板となるP+領域１上にはN+領域
2a,2bが分離して形成される。N+領域2a,2b上にはN-領域
3a,3bのそれぞれが分離して形成される。N-領域3a内に
はP+領域４が形成され、P+領域４内にはN+領域５が形成
される。またP+領域４とは分離してN+領域６も形成され
る。N-領域3b内にはP+領域７とN+領域８が分離して形成
される。N-領域3aとN-領域3bとの間にはP+領域９が分離
層として形成される。領域４〜９上には、それぞれの電
極4M〜9Mが絶縁膜10によって相互に分離して形成され
る。N+領域５とP+領域９とはそれぞれの電極5M,9Mを介
して接地電位GNDに接続される。N+領域6,P+領域7,N+領
域８は、それぞれの電極6M,7M,8Mを介して、出力端子OU
T1,電源電圧VCC（出力端子OUT2），入力INのそれぞれに
接続される。また以上の領域１〜９、電極4M〜9Mおよび
絶縁膜10は半導体装置20内に組み込まれている。
第５図は第４図に示す半導体装置20を用いて構成した
駆動回路の回路図である。第５図において、出力トラン
ジスタTr1のエミッタＥは接地電位GNDに接続され、ベー
スＢとエミッタＥとの間には抵抗R1が接続され、コレク
タＣには出力端子OUT1が接続されている。また、ベース
B,エミッタE,コレクタＣのそれぞれは、第４図の領域4,
5,6に対応しており、接地電位GNDは電極5M,9Mに対応し
ている。
駆動回路の回路図である。第５図において、出力トラン
ジスタTr1のエミッタＥは接地電位GNDに接続され、ベー
スＢとエミッタＥとの間には抵抗R1が接続され、コレク
タＣには出力端子OUT1が接続されている。また、ベース
B,エミッタE,コレクタＣのそれぞれは、第４図の領域4,
5,6に対応しており、接地電位GNDは電極5M,9Mに対応し
ている。
トランジスタTr2のエミッタＥは電源電圧VCCおよび出
力端子OUT2に接続され、ベースＢは図示しない前段の回
路からの入力INに接続され、コレクタＣは抵抗R1の一端
に接続される。またベースB,エミッタＥのそれぞれは第
４図の領域8,7に対応している。
力端子OUT2に接続され、ベースＢは図示しない前段の回
路からの入力INに接続され、コレクタＣは抵抗R1の一端
に接続される。またベースB,エミッタＥのそれぞれは第
４図の領域8,7に対応している。
以上のトランジスタTr1,Tr2以外に横方向の寄生トラ
ンジスタTr3が存在する。トランジスタTr3のベースＢは
第４図の領域９に対応しており、接地電位GNDに接続さ
れている。また、エミッタE,コレクタＣのそれぞれは、
第４図の領域6,8に対応しており、トランジスタTr1のコ
レクタC,トランジスタTr2のベースＢのそれぞれと一致
している。
ンジスタTr3が存在する。トランジスタTr3のベースＢは
第４図の領域９に対応しており、接地電位GNDに接続さ
れている。また、エミッタE,コレクタＣのそれぞれは、
第４図の領域6,8に対応しており、トランジスタTr1のコ
レクタC,トランジスタTr2のベースＢのそれぞれと一致
している。
また出力端子OUT1,OUT2間には負荷LDが接続される。
負荷LD以外は、半導体装置20内に組み込まれている。
負荷LD以外は、半導体装置20内に組み込まれている。
次に動作について説明する。トランジスタTr2のベー
スＢの電位が下がり、トランジスタTr2がON状態になる
と、抵抗R1に電流が流れ、トランジスタTr1もON状態に
なる。電源電圧VCCから出力端子OUT2を介して負荷LDに
駆動電流が流れ込み、さらに出力端子OUT1から、トラン
ジスタTr1のコレクタ・エミッタ間を経て、接地電位GND
へ駆動電流が流れ込む。
スＢの電位が下がり、トランジスタTr2がON状態になる
と、抵抗R1に電流が流れ、トランジスタTr1もON状態に
なる。電源電圧VCCから出力端子OUT2を介して負荷LDに
駆動電流が流れ込み、さらに出力端子OUT1から、トラン
ジスタTr1のコレクタ・エミッタ間を経て、接地電位GND
へ駆動電流が流れ込む。
トランジスタTr1のON/OFF制御に従って、負荷LDを流
れる駆動電流は増減する。負荷LDが誘導性負荷の場合、
トランジスタTr1がON状態からOFF状態になり、負荷LDを
流れる電流が減少すると、出力端子OUT1に負の起電力が
発生し、出力端子OUT1の電位が瞬間的に降下する。出力
端子OUT1の電位が接地電位GNDの電位よりも約0.6V程度
以上下がると、トランジスタTr3がON状態になる。トラ
ンジスタTr3がON状態になると、トランジスタTr2からベ
ース電流を引き抜き、誤動作を起こしたり、過剰な電流
が流れて半導体装置20の一部が焼損したりする。また、
負の起電力の影響によって、負荷LDに流れる電流波形が
歪んでしまう。
れる駆動電流は増減する。負荷LDが誘導性負荷の場合、
トランジスタTr1がON状態からOFF状態になり、負荷LDを
流れる電流が減少すると、出力端子OUT1に負の起電力が
発生し、出力端子OUT1の電位が瞬間的に降下する。出力
端子OUT1の電位が接地電位GNDの電位よりも約0.6V程度
以上下がると、トランジスタTr3がON状態になる。トラ
ンジスタTr3がON状態になると、トランジスタTr2からベ
ース電流を引き抜き、誤動作を起こしたり、過剰な電流
が流れて半導体装置20の一部が焼損したりする。また、
負の起電力の影響によって、負荷LDに流れる電流波形が
歪んでしまう。
逆に、トランジスタTr1がOFF状態からON状態になる際
には、正の起電力が発生し、出力端子OUT1の電位が瞬間
的に上昇する。そのため、トランジスタTr1のコレクタ
・エミッタ間に電源電圧VCCを越える過大な電圧が印加
される。その電圧がトランジスタTr1の定格電圧を越え
ると、トランジスタTr1が劣化したり、破壊されたりす
る。なお、この現象を防止するために、トランジスタTr
1のコレクタ・エミッタ間に図示しないツェナーダイオ
ードなどを用いることもある。
には、正の起電力が発生し、出力端子OUT1の電位が瞬間
的に上昇する。そのため、トランジスタTr1のコレクタ
・エミッタ間に電源電圧VCCを越える過大な電圧が印加
される。その電圧がトランジスタTr1の定格電圧を越え
ると、トランジスタTr1が劣化したり、破壊されたりす
る。なお、この現象を防止するために、トランジスタTr
1のコレクタ・エミッタ間に図示しないツェナーダイオ
ードなどを用いることもある。
従来の半導体装置は以上のように構成されているの
で、出力端子OUT1に負の起電力が発生すると、駆動回路
が誤動作を起こしたり、焼損したりするという問題があ
った。また、負荷LDに流れる電流波形が歪んでしまうと
いう問題もあった。
で、出力端子OUT1に負の起電力が発生すると、駆動回路
が誤動作を起こしたり、焼損したりするという問題があ
った。また、負荷LDに流れる電流波形が歪んでしまうと
いう問題もあった。
また、正の起電力が発生すると過大な電圧がトランジ
スタTr1のコレクタ・エミッタ間に印加され、出力段の
トランジスタTr1が劣化したり、破壊したりするという
問題があり、その保護のためにはツェナーダイオードな
どの余分な素子を必要とするという問題点があった。
スタTr1のコレクタ・エミッタ間に印加され、出力段の
トランジスタTr1が劣化したり、破壊したりするという
問題があり、その保護のためにはツェナーダイオードな
どの余分な素子を必要とするという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、簡易な構成で逆起電力が発生しても、回
路の誤動作や破壊を防止しつつ、負荷電流への逆起電力
の影響を抑制した半導体装置を得ることを目的とする。
されたもので、簡易な構成で逆起電力が発生しても、回
路の誤動作や破壊を防止しつつ、負荷電流への逆起電力
の影響を抑制した半導体装置を得ることを目的とする。
この発明に係る半導体装置の第１の態様は、トランジ
スタのON・OFF動作によって誘導性負荷に流れる電流を
制御する半導体装置において、前記トランジスタの一方
の電極は、第１の電位に負電極が接続されたダイオード
の正電極に接続され、他方の電極は第２の電位に接続さ
れ、制御電極は当該半導体装置の他の回路に接続され、
前記誘導性負荷は前記ダイオードに並列に接続され、一
方の電極が前記ダイオードの負電極に接続され、他方の
電極が前記ダイオードの正電極及び前記トランジスタの
一方の電極に接続される寄生トランジスタをさらに備
え、前記寄生トランジスタの一方の電極が形成された能
動領域と前記ダイオードの負電極が形成された能動領域
とは共有され、前記寄生トランジスタの他方の電極が形
成された能動領域と前記トランジスタの一方の電極が形
成された能動領域とは共有されることを特徴とするもの
である。
スタのON・OFF動作によって誘導性負荷に流れる電流を
制御する半導体装置において、前記トランジスタの一方
の電極は、第１の電位に負電極が接続されたダイオード
の正電極に接続され、他方の電極は第２の電位に接続さ
れ、制御電極は当該半導体装置の他の回路に接続され、
前記誘導性負荷は前記ダイオードに並列に接続され、一
方の電極が前記ダイオードの負電極に接続され、他方の
電極が前記ダイオードの正電極及び前記トランジスタの
一方の電極に接続される寄生トランジスタをさらに備
え、前記寄生トランジスタの一方の電極が形成された能
動領域と前記ダイオードの負電極が形成された能動領域
とは共有され、前記寄生トランジスタの他方の電極が形
成された能動領域と前記トランジスタの一方の電極が形
成された能動領域とは共有されることを特徴とするもの
である。
この発明に係る半導体装置の第２の態様は、一方の電
極が、第１の電位に負電極が接続されたダイオードの正
電極及び誘導性負荷の一端に接続され、他方の電極が第
２の電位に接続され、制御電極が当該半導体装置の他の
回路に接続されたトランジスタによって、誘導性負荷に
流れる電流を制御する半導体装置において、前記トラン
ジスタが形成されたトランジスタ領域、前記ダイオード
が形成されたダイオード領域、および前記他の回路が形
成された他の回路領域は、半導体基板の主面上に、前記
他の回路領域と前記トランジスタ領域との間に前記ダイ
オード領域を挟むように平面配置されることを特徴とす
るものである。
極が、第１の電位に負電極が接続されたダイオードの正
電極及び誘導性負荷の一端に接続され、他方の電極が第
２の電位に接続され、制御電極が当該半導体装置の他の
回路に接続されたトランジスタによって、誘導性負荷に
流れる電流を制御する半導体装置において、前記トラン
ジスタが形成されたトランジスタ領域、前記ダイオード
が形成されたダイオード領域、および前記他の回路が形
成された他の回路領域は、半導体基板の主面上に、前記
他の回路領域と前記トランジスタ領域との間に前記ダイ
オード領域を挟むように平面配置されることを特徴とす
るものである。
この発明に係る半導体装置の第３の態様は、前記トラ
ンジスタ領域が、半導体基板の主面上に相互に分離して
設けられた第１の導電型を有する複数のウエルの１つに
形成される領域であり、前記ウエルが平面視四角形状で
形成され、前記ウエルの周囲沿って第２導電型の第１の
領域が平面視環状四角形状で形成され、前記ダイオード
領域は、前記ウエルに隣接する他のウエルに形成される
領域であり、前記正電極は、前記他のウエル内に形成さ
れた第２の導電型の第２の領域に接続される電極であ
り、前記負電極は、前記他のウエル内に形成された第１
の導電型の第３の領域に接続される電極であって、前記
他のウエルが、前記第１の領域の２辺以上に対向して形
成され、前記第２の領域が、前記他のウエルの形状に合
わせて前記第１の領域の近傍に形成され、前記第３の領
域が、前記他の回路領域側に形成されたことを特徴とす
るものである。
ンジスタ領域が、半導体基板の主面上に相互に分離して
設けられた第１の導電型を有する複数のウエルの１つに
形成される領域であり、前記ウエルが平面視四角形状で
形成され、前記ウエルの周囲沿って第２導電型の第１の
領域が平面視環状四角形状で形成され、前記ダイオード
領域は、前記ウエルに隣接する他のウエルに形成される
領域であり、前記正電極は、前記他のウエル内に形成さ
れた第２の導電型の第２の領域に接続される電極であ
り、前記負電極は、前記他のウエル内に形成された第１
の導電型の第３の領域に接続される電極であって、前記
他のウエルが、前記第１の領域の２辺以上に対向して形
成され、前記第２の領域が、前記他のウエルの形状に合
わせて前記第１の領域の近傍に形成され、前記第３の領
域が、前記他の回路領域側に形成されたことを特徴とす
るものである。
〔作用〕 この発明における第１の態様によれば、トランジスタ
の一方の電極が、第１の電位に負電極が接続されたダイ
オードの正電極に接続され、他方の電極が第２の電位に
接続され、制御電極は当該半導体装置の他の回路に接続
されているので、誘導性負荷の動作によってトランジス
タの一方の電極の電位が第１の電位より上昇した場合に
は、ダイオードを通じて当該電位を第１の電位に近づけ
ることができる。
の一方の電極が、第１の電位に負電極が接続されたダイ
オードの正電極に接続され、他方の電極が第２の電位に
接続され、制御電極は当該半導体装置の他の回路に接続
されているので、誘導性負荷の動作によってトランジス
タの一方の電極の電位が第１の電位より上昇した場合に
は、ダイオードを通じて当該電位を第１の電位に近づけ
ることができる。
さらに、この発明における第１の態様によれば、トラ
ンジスタの一方の電極が形成された能動領域および、ダ
イオードの負電極が形成された能動領域を、それぞれ一
方の能動領域および他方の能動領域として共有する寄生
トランジスタを有することになるので、誘導性負荷の動
作によってトランジスタの一方の電極の電位が第２の電
位より低下した場合には、寄生トランジスタがON状態に
なることで、当該電位を第１の電位に近づけることがで
きる。
ンジスタの一方の電極が形成された能動領域および、ダ
イオードの負電極が形成された能動領域を、それぞれ一
方の能動領域および他方の能動領域として共有する寄生
トランジスタを有することになるので、誘導性負荷の動
作によってトランジスタの一方の電極の電位が第２の電
位より低下した場合には、寄生トランジスタがON状態に
なることで、当該電位を第１の電位に近づけることがで
きる。
この発明における第２の態様によれば、トランジスタ
が形成されたトランジスタ領域、ダイオードが形成され
たダイオード領域、および当該半導体装置の他の回路が
形成された他の回路領域は、半導体基板の主面上におい
て、他の回路領域とトランジスタ領域との間にダイオー
ド領域を挟むように平面配置されているので、他の回路
領域がトランジスタ領域から電気的に分離されることに
なる。
が形成されたトランジスタ領域、ダイオードが形成され
たダイオード領域、および当該半導体装置の他の回路が
形成された他の回路領域は、半導体基板の主面上におい
て、他の回路領域とトランジスタ領域との間にダイオー
ド領域を挟むように平面配置されているので、他の回路
領域がトランジスタ領域から電気的に分離されることに
なる。
この発明における第３の態様によれば、平面視四角形
状で形成された第１の領域の２辺以上に対向してダイオ
ード領域が形成されるので、ウエル領域と第１および第
３の領域の面積が広く形成されることになり、ウエル領
域と、第１および第３の領域で構成される寄生トランジ
スタの接合面積が増大することになる。
状で形成された第１の領域の２辺以上に対向してダイオ
ード領域が形成されるので、ウエル領域と第１および第
３の領域の面積が広く形成されることになり、ウエル領
域と、第１および第３の領域で構成される寄生トランジ
スタの接合面積が増大することになる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例による半導体装置であるバイ
ポーラ素子の断面図である。
１図はこの発明の一実施例による半導体装置であるバイ
ポーラ素子の断面図である。
基板となるP+領域１上にはN+領域2a,2b,2cが分離して
形成される。N+領域2cはN+領域2a,2bの間に形成され
る。N+領域2a,2b,2c上にはN-領域3a,3b,3cのそれぞれが
分離して形成される。N-領域3a内にはP+領域４が形成さ
れ、P+領域４内にはN+領域５が形成される。またP+領域
４とは分離してN+領域６も形成される。N-領域3b内には
P+領域７とN+領域８が分離して形成され、N-領域3c内に
はP+領域11とN+領域12が分離して形成される。N-領域3a
とN-領域3cとの間にはP+領域9aが分離層上に形成され、
N-領域3cとN-領域3bとの間にはP+領域9bが分離層上に形
成される。
形成される。N+領域2cはN+領域2a,2bの間に形成され
る。N+領域2a,2b,2c上にはN-領域3a,3b,3cのそれぞれが
分離して形成される。N-領域3a内にはP+領域４が形成さ
れ、P+領域４内にはN+領域５が形成される。またP+領域
４とは分離してN+領域６も形成される。N-領域3b内には
P+領域７とN+領域８が分離して形成され、N-領域3c内に
はP+領域11とN+領域12が分離して形成される。N-領域3a
とN-領域3cとの間にはP+領域9aが分離層上に形成され、
N-領域3cとN-領域3bとの間にはP+領域9bが分離層上に形
成される。
領域４〜９および領域11,12上には、それぞれの電極4
M〜9Mおよび電極11M,12Mが絶縁膜10によって相互に分離
されて形成される。また以上の領域１〜９と領域11,1
2、電極4M〜9Mと電極11M,12Mおよび絶縁膜10は半導体装
置20aの主表面上に形成される。
M〜9Mおよび電極11M,12Mが絶縁膜10によって相互に分離
されて形成される。また以上の領域１〜９と領域11,1
2、電極4M〜9Mと電極11M,12Mおよび絶縁膜10は半導体装
置20aの主表面上に形成される。
P+領域9a,9bは電極9Mを介して接地電位GNDに電気的に
接続され、N+領域６とP+領域11とはそれぞれの電極6M,1
1Mを介して出力端子OUT1に電気的に接続され、P+領域７
とN+領域12とはそれぞれの電極7M,12Mを介して電源電圧
VCCに電気的に接続されている。
接続され、N+領域６とP+領域11とはそれぞれの電極6M,1
1Mを介して出力端子OUT1に電気的に接続され、P+領域７
とN+領域12とはそれぞれの電極7M,12Mを介して電源電圧
VCCに電気的に接続されている。
出力端子OUT1の電位が、電源電圧VCCと接地電位GNDと
の間の定常出力電圧範囲内であれば、電源電圧VCCに電
気的に接続されたN+領域12,N-領域3cは、P+領域11とと
もに逆バイアスされたPN接合を形成する。また、このPN
接合はP+領域9a,9bによってウエルとなるN-領域3a,3bの
それぞれとは電気的に分離されている。
の間の定常出力電圧範囲内であれば、電源電圧VCCに電
気的に接続されたN+領域12,N-領域3cは、P+領域11とと
もに逆バイアスされたPN接合を形成する。また、このPN
接合はP+領域9a,9bによってウエルとなるN-領域3a,3bの
それぞれとは電気的に分離されている。
また、出力端子OUT1の電位が、定常出力電圧範囲内で
あれば、出力端子OUT1に電気的に接続されたN+領域6,N-
領域3aと接地電位GNDに電気的に接続されたP+領域9aと
の間は逆バイアスされており、N+領域12とN-領域3c、P+
領域9aおよびN+領域６とN-領域3aによって構成される横
方向のトランジスタは不活性状態となる。
あれば、出力端子OUT1に電気的に接続されたN+領域6,N-
領域3aと接地電位GNDに電気的に接続されたP+領域9aと
の間は逆バイアスされており、N+領域12とN-領域3c、P+
領域9aおよびN+領域６とN-領域3aによって構成される横
方向のトランジスタは不活性状態となる。
第２図は、第１図に示す半導体装置20aを用いて構成
した駆動回路の回路図である。
した駆動回路の回路図である。
第１図に示すP+領域9a,N+領域6,N+領域12のそれぞれ
をベースB,エミッタE,コレクタＣとする寄生トランジス
タTr3aが第２図に示されている。さらに、第１図のP+領
域11、N+領域12のそれぞれをアノードA,カソードＫとす
るダイオードD1も第２図に示されている。
をベースB,エミッタE,コレクタＣとする寄生トランジス
タTr3aが第２図に示されている。さらに、第１図のP+領
域11、N+領域12のそれぞれをアノードA,カソードＫとす
るダイオードD1も第２図に示されている。
第２図において、トランジスタTr3aのベースＢは接地
電位GNDに、エミッタＥは出力端子OUT1に、コレクタＣ
は電源電圧VCCに接続される。ダイオードD1のアノード
Ａは出力端子OUT1に、カソードＫは電源電圧VCCに接続
される。
電位GNDに、エミッタＥは出力端子OUT1に、コレクタＣ
は電源電圧VCCに接続される。ダイオードD1のアノード
Ａは出力端子OUT1に、カソードＫは電源電圧VCCに接続
される。
その他のトランジスタTr1,Tr2、入力IN、抵抗R1、出
力端子OUT1,OUT2および負荷LDの構成および相互の接続
関係ならびに第１図に示す各領域との対応関係は、前述
した第４図に示す従来の駆動回路と同様である。
力端子OUT1,OUT2および負荷LDの構成および相互の接続
関係ならびに第１図に示す各領域との対応関係は、前述
した第４図に示す従来の駆動回路と同様である。
次に動作について説明する。第２図のトランジスタTr
1のON/OFF状態に従って、負荷LDへの供給電流が増減す
る。トランジスタTr1がON状態からOFF状態になり、負荷
LDを流れる電流が減少すると、出力端子OUT1に負の起電
力が発生し、出力端子OUT1の電位が瞬間的に降下する。
1のON/OFF状態に従って、負荷LDへの供給電流が増減す
る。トランジスタTr1がON状態からOFF状態になり、負荷
LDを流れる電流が減少すると、出力端子OUT1に負の起電
力が発生し、出力端子OUT1の電位が瞬間的に降下する。
負荷LDが誘導性負荷の場合、充分に大きい負の起電力
が発生し、出力端子OUT1の電位が接地電位GNDよりも下
がってしまう。すると、寄生トランジスタTr3aがON状態
になり、電源電圧VCCが出力端子OUT1に電気的に接続さ
れる形となる。そのため、負の起電力は瞬間的に緩和さ
れ、負荷LDに正常な電流が流れ、出力電流の波形の歪み
が除去される。
が発生し、出力端子OUT1の電位が接地電位GNDよりも下
がってしまう。すると、寄生トランジスタTr3aがON状態
になり、電源電圧VCCが出力端子OUT1に電気的に接続さ
れる形となる。そのため、負の起電力は瞬間的に緩和さ
れ、負荷LDに正常な電流が流れ、出力電流の波形の歪み
が除去される。
トランジスタTr3aには瞬間的に大きな電流が流れる
が、その時間は微小であり発熱は少ない。また第１図の
N-領域3cをトランジスタTr1,Tr2などが形成される素子
領域以外の分離領域内に形成することにより、素子の平
面レイアウトの自由度が増し、以下のようにして発熱を
抑制する平面レイアウトを得ることができる。
が、その時間は微小であり発熱は少ない。また第１図の
N-領域3cをトランジスタTr1,Tr2などが形成される素子
領域以外の分離領域内に形成することにより、素子の平
面レイアウトの自由度が増し、以下のようにして発熱を
抑制する平面レイアウトを得ることができる。
例えば第３図に示すように、トランジスタTr1に対応
する第１図の領域3a,4,5,6が四角形状に配置される場合
には、その周囲の分離層であるP+領域9aの２辺以上に対
向して、素子を形成されない分離領域内に第１図の領域
3c,11,12を第３図に示すように形成することができ、ト
ランジスタTr3aの接合面積を増やし電流容量を充分に大
きくすることができる。そのためTr3aの発熱は充分に抑
えられ焼損が防止できる。
する第１図の領域3a,4,5,6が四角形状に配置される場合
には、その周囲の分離層であるP+領域9aの２辺以上に対
向して、素子を形成されない分離領域内に第１図の領域
3c,11,12を第３図に示すように形成することができ、ト
ランジスタTr3aの接合面積を増やし電流容量を充分に大
きくすることができる。そのためTr3aの発熱は充分に抑
えられ焼損が防止できる。
また、トランジスタTr3aは、トランジスタTr2とは電
気的に分離して形成されるので、トランジスタTr3aの動
作によってトランジスタTr2が誤動作を起こすことはな
く、駆動回路の誤動作が防止できる。
気的に分離して形成されるので、トランジスタTr3aの動
作によってトランジスタTr2が誤動作を起こすことはな
く、駆動回路の誤動作が防止できる。
第２図において、トランジスタTr1がOFF状態からON状
態になると、出力端子OUT1には正の起電力が発生し、出
力端子OUT1の電位が瞬間的に上昇し、電源電圧VCCを越
えてしまう。第１図に示すように、出力端子OUT1はP+領
域11に電気的に接続され、P+領域11とN+領域12とは第２
図に示すダイオードD1を形成している。出力端子OUT1の
電位が上昇すると、出力端子OUT1はダイオードD1を介し
て電源電圧VCCに電気的に接続される形となるので、そ
の電位は電源電圧VCCとダイオードD1の順方向電圧との
和によって制限される。
態になると、出力端子OUT1には正の起電力が発生し、出
力端子OUT1の電位が瞬間的に上昇し、電源電圧VCCを越
えてしまう。第１図に示すように、出力端子OUT1はP+領
域11に電気的に接続され、P+領域11とN+領域12とは第２
図に示すダイオードD1を形成している。出力端子OUT1の
電位が上昇すると、出力端子OUT1はダイオードD1を介し
て電源電圧VCCに電気的に接続される形となるので、そ
の電位は電源電圧VCCとダイオードD1の順方向電圧との
和によって制限される。
以上のようにして、第１図に示す出力端子OUT1の電位
およびN+領域６の電位は、ほぼ電源電圧VCCまでに制限
され、第２図に示すトランジスタTr1のコレクタ・エミ
ッタ間電圧も、ほぼ電源電圧VCCまでに制限される。そ
のため、正の逆起電力が発生してもダイオードD1によっ
て瞬間的に緩和され、トランジスタTr1のコレクタ・エ
ミッタ間に電源電圧VCC以上の過大な電圧は印加され
ず、トランジスタTr1が劣化したり破壊したりすること
が防止できる。
およびN+領域６の電位は、ほぼ電源電圧VCCまでに制限
され、第２図に示すトランジスタTr1のコレクタ・エミ
ッタ間電圧も、ほぼ電源電圧VCCまでに制限される。そ
のため、正の逆起電力が発生してもダイオードD1によっ
て瞬間的に緩和され、トランジスタTr1のコレクタ・エ
ミッタ間に電源電圧VCC以上の過大な電圧は印加され
ず、トランジスタTr1が劣化したり破壊したりすること
が防止できる。
ダイオードD1には瞬間的に大きな電流が流れるが、そ
の時間は微小であり発熱は少い。また前述したように、
N-領域3cを分離領域内に形成し、P+領域11とN+領域12と
の対向面積を増やし、ダイオードD1の電流容量を大きく
することにより、ダイオードD1の発熱は充分に抑えられ
焼損が防止できる。
の時間は微小であり発熱は少い。また前述したように、
N-領域3cを分離領域内に形成し、P+領域11とN+領域12と
の対向面積を増やし、ダイオードD1の電流容量を大きく
することにより、ダイオードD1の発熱は充分に抑えられ
焼損が防止できる。
以上のようにして、逆起電力による回路の誤動作，劣
化，焼損，破壊などを防止するとともに、負荷LDに流れ
る電流波形の歪みを除去できる。
化，焼損，破壊などを防止するとともに、負荷LDに流れ
る電流波形の歪みを除去できる。
なお、バイポーラ素子について説明したが、MOSFET素
子についてもこの発明は同様に適用できる。
子についてもこの発明は同様に適用できる。
また、逆の導電型の素子についてもこの発明は同様に
適用でき、その場合はP+領域11に対応するN+領域を出力
端子に接続し、N+領域12に対応するP+領域を回路内の最
低電位、例えば接地電位に接続すればよい。
適用でき、その場合はP+領域11に対応するN+領域を出力
端子に接続し、N+領域12に対応するP+領域を回路内の最
低電位、例えば接地電位に接続すればよい。
また、負荷を駆動するための出力回路について説明し
たが、例えば外部端子を有し、他の回路からの影響を受
けやすい入力回路などに対してもこの発明は同様に適用
できる。
たが、例えば外部端子を有し、他の回路からの影響を受
けやすい入力回路などに対してもこの発明は同様に適用
できる。
さらに、第１図において、P+領域11とN+領域12との分
離領域内の相対的位置関係は逆でもよく、これらの領域
を素子とは電気的に分離して素子領域内に形成してもよ
い。
離領域内の相対的位置関係は逆でもよく、これらの領域
を素子とは電気的に分離して素子領域内に形成してもよ
い。
この発明の第１の態様によれば、トランジスタの一方
の電極が、第１の電位に負電極が接続されたダイオード
の正電極に接続され、他方の電極が第２の電位に接続さ
れ、制御電極は当該半導体装置の他の回路に接続されて
いるので、誘導性負荷の動作によってトランジスタの一
方の電極の電位が第１の電位より上昇した場合には、ダ
イオードを通じて当該電位を第１の電位に近づけること
ができる。そのため、誘導性負荷により正の起電力が発
生しても、当該半導体装置の他の回路の誤動作や破壊を
防止しつつ、負荷電流への逆起電力の影響を抑制した半
導体装置を得ることができる。
の電極が、第１の電位に負電極が接続されたダイオード
の正電極に接続され、他方の電極が第２の電位に接続さ
れ、制御電極は当該半導体装置の他の回路に接続されて
いるので、誘導性負荷の動作によってトランジスタの一
方の電極の電位が第１の電位より上昇した場合には、ダ
イオードを通じて当該電位を第１の電位に近づけること
ができる。そのため、誘導性負荷により正の起電力が発
生しても、当該半導体装置の他の回路の誤動作や破壊を
防止しつつ、負荷電流への逆起電力の影響を抑制した半
導体装置を得ることができる。
さらに、この発明における第１の態様によれば、トラ
ンジスタの一方の電極が形成された能動領域および、ダ
イオードの負電極が形成された能動領域を、それぞれ一
方の能動領域および他方の能動領域として共有する寄生
トランジスタを有することになるので、誘導性負荷の動
作によってトランジスタの一方の電極の電位が第２の電
位より低下した場合には、寄生トランジスタがON状態に
なることで、当該電位を第１の電位に近づけることがで
きる。そのため、誘導性負荷により負の起電力が発生し
ても、当該半導体装置の他の回路の誤動作や破壊を防止
しつつ、負荷電流への逆起電力の影響を抑制した半導体
装置を得ることができる。
ンジスタの一方の電極が形成された能動領域および、ダ
イオードの負電極が形成された能動領域を、それぞれ一
方の能動領域および他方の能動領域として共有する寄生
トランジスタを有することになるので、誘導性負荷の動
作によってトランジスタの一方の電極の電位が第２の電
位より低下した場合には、寄生トランジスタがON状態に
なることで、当該電位を第１の電位に近づけることがで
きる。そのため、誘導性負荷により負の起電力が発生し
ても、当該半導体装置の他の回路の誤動作や破壊を防止
しつつ、負荷電流への逆起電力の影響を抑制した半導体
装置を得ることができる。
加えて、トランジスタの一方の電極が形成された能動
領域と寄生トランジスタの他方の電極が形成された能動
領域とが共有され、前記寄生トランジスタの一方の電極
が形成された能動領域とダイオードの負電極が形成され
た能動領域とが共有される構造を呈することにより、寄
生トランジスタの存在によって集積度を損ねることはな
い。
領域と寄生トランジスタの他方の電極が形成された能動
領域とが共有され、前記寄生トランジスタの一方の電極
が形成された能動領域とダイオードの負電極が形成され
た能動領域とが共有される構造を呈することにより、寄
生トランジスタの存在によって集積度を損ねることはな
い。
この発明における第２の態様によれば、トランジスタ
が形成されたトランジスタ領域、ダイオードが形成され
たダイオード領域、および当該半導体装置の他の回路が
形成された他の回路領域は、半導体基板の主面上におい
て、他の回路領域とトランジスタ領域との間にダイオー
ド領域を挟むように平面配置されているので、他の回路
領域がトランジスタ領域から電気的に分離されることに
なる。そのため、他の回路領域に誘導性負荷による逆起
電力の影響がおよぶことを防止して、当該他の回路領域
が誤作動を起こすことのない半導体装置を得ることがで
きる。
が形成されたトランジスタ領域、ダイオードが形成され
たダイオード領域、および当該半導体装置の他の回路が
形成された他の回路領域は、半導体基板の主面上におい
て、他の回路領域とトランジスタ領域との間にダイオー
ド領域を挟むように平面配置されているので、他の回路
領域がトランジスタ領域から電気的に分離されることに
なる。そのため、他の回路領域に誘導性負荷による逆起
電力の影響がおよぶことを防止して、当該他の回路領域
が誤作動を起こすことのない半導体装置を得ることがで
きる。
この発明における第３の態様によれば、平面視四角形
状で形成された第１の領域の２辺以上に対向してダイオ
ード領域が形成されるので、ウエル領域と第１および第
３の領域の面積が広く形成されることになり、寄生トラ
ンジスタの接合面積が増大することになる。そのため、
寄生トランジスタの電流容量を充分に大きくすることが
でき、誘導性負荷により発生した負の起電力を通過させ
た場合にも寄生トランジスタの発熱は充分に抑えられ、
寄生トランジスタの焼損を防止した半導体装置を得るこ
とができる。
状で形成された第１の領域の２辺以上に対向してダイオ
ード領域が形成されるので、ウエル領域と第１および第
３の領域の面積が広く形成されることになり、寄生トラ
ンジスタの接合面積が増大することになる。そのため、
寄生トランジスタの電流容量を充分に大きくすることが
でき、誘導性負荷により発生した負の起電力を通過させ
た場合にも寄生トランジスタの発熱は充分に抑えられ、
寄生トランジスタの焼損を防止した半導体装置を得るこ
とができる。
第１図はこの発明の一実施例による半導体装置の断面
図、第２図は第１図の半導体装置を用いて構成した駆動
回路の回路図、第３図は第１図の半導体装置の平面図、
第４図は従来の半導体装置の断面図、第５図は第４図の
半導体装置を用いて構成した駆動回路の回路図である。 図において、3a,3cはN-領域、６はN+領域、9aはP+領
域、11はP+領域、12はN+領域、20aは半導体装置、OUT1
は出力端子、VCCは電源電圧、GNDは接地電位である。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図は第１図の半導体装置を用いて構成した駆動
回路の回路図、第３図は第１図の半導体装置の平面図、
第４図は従来の半導体装置の断面図、第５図は第４図の
半導体装置を用いて構成した駆動回路の回路図である。 図において、3a,3cはN-領域、６はN+領域、9aはP+領
域、11はP+領域、12はN+領域、20aは半導体装置、OUT1
は出力端子、VCCは電源電圧、GNDは接地電位である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】トランジスタのON・OFF動作によって誘導
性負荷に流れる電流を制御する半導体装置において、 前記トランジスタの一方の電極は、第１の電位に負電極
が接続されたダイオードの正電極に接続され、他方の電
極は第２の電位に接続され、制御電極は当該半導体装置
の他の回路に接続され、 前記誘導性負荷は前記ダイオードに並列に接続され、 一方の電極が前記ダイオードの負電極に接続され、他方
の電極が前記ダイオードの正電極及び前記トランジスタ
の一方の電極に接続される寄生トランジスタをさらに備
え、 前記寄生トランジスタの一方の電極が形成された能動領
域と前記ダイオードの負電極が形成された能動領域とは
共有され、前記寄生トランジスタの他方の電極が形成さ
れた能動領域と前記トランジスタの一方の電極が形成さ
れた能動領域とは共有されることを特徴とする、 半導体装置。 - 【請求項２】一方の電極が、第１の電位に負電極が接続
されたダイオードの正電極及び誘導性負荷の一端に接続
され、他方の電極が第２の電位に接続され、制御電極が
当該半導体装置の他の回路に接続されたトランジスタに
よって、前記誘導性負荷に流れる電流を制御する半導体
装置において、 前記トランジスタが形成されたトランジスタ領域、前記
ダイオードが形成されたダイオード領域、および前記他
の回路が形成された他の回路領域は、半導体基板の主面
上に、前記他の回路領域と前記トランジスタ領域との間
に前記ダイオード領域を挟むように平面配置されること
を特徴とする半導体装置。 - 【請求項３】前記トランジスタ領域は、半導体基板の主
面上に相互に分離して設けられた第１の導電型を有する
複数のウエルの１つに形成される領域であり、 前記ウエルが平面視四角形状で形成され、 前記ウエルの周囲沿って第２導電型の第１の領域が平面
視環状四角形状で形成され、 前記ダイオード領域は、前記ウエルに隣接する他のウエ
ルに形成される領域であり、 前記正電極は、前記他のウエル内に形成された第２の導
電型の第２の領域に接続される電極であり、 前記負電極は、前記他のウエル内に形成された第１の導
電型の第３の領域に接続される電極であって、 前記他のウエルが、前記第１の領域の２辺以上に対向し
て形成され、 前記第２の領域が、前記他のウエルの形状に合わせて前
記第１の領域の近傍に形成され、 前記第３の領域が、前記他の回路領域側に形成されたこ
とを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088716A JP2690776B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088716A JP2690776B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266613A JPH02266613A (ja) | 1990-10-31 |
| JP2690776B2 true JP2690776B2 (ja) | 1997-12-17 |
Family
ID=13950626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088716A Expired - Fee Related JP2690776B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690776B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021289A (ja) * | 2007-07-10 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | ソレノイド制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426790Y2 (ja) * | 1975-04-04 | 1979-09-03 | ||
| JPS61255122A (ja) * | 1985-05-07 | 1986-11-12 | Mitsubishi Electric Corp | 誘導負荷駆動半導体集積回路装置 |
-
1989
- 1989-04-06 JP JP1088716A patent/JP2690776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02266613A (ja) | 1990-10-31 |
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Legal Events
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