JP3048790B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3048790B2 JP3048790B2 JP5155252A JP15525293A JP3048790B2 JP 3048790 B2 JP3048790 B2 JP 3048790B2 JP 5155252 A JP5155252 A JP 5155252A JP 15525293 A JP15525293 A JP 15525293A JP 3048790 B2 JP3048790 B2 JP 3048790B2
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- JP
- Japan
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- transistor
- small signal
- collector
- integrated circuit
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Description
【０００１】
【産業上の利用分野】本発明は、モータドライバ用など
の、コイル負荷を駆動するための半導体集積回路の誤動
作防止に関する。
の、コイル負荷を駆動するための半導体集積回路の誤動
作防止に関する。
【０００２】
【従来の技術】モータなどの誘導性負荷を直流スイッチ
ング駆動する場合、スイッチングで負荷に流れている駆
動電流の方向が切り替わった直後、逆誘導起電力の発生
により接続端子が接地電位より低い異常電圧に至ること
が知られている。半導体集積回路にこのような異常電圧
が印加されると、半導体集積回路内で寄生トランジスタ
が発生して寄生電流が流れ、この影響で回路が誤動作を
起こしてしまう。
ング駆動する場合、スイッチングで負荷に流れている駆
動電流の方向が切り替わった直後、逆誘導起電力の発生
により接続端子が接地電位より低い異常電圧に至ること
が知られている。半導体集積回路にこのような異常電圧
が印加されると、半導体集積回路内で寄生トランジスタ
が発生して寄生電流が流れ、この影響で回路が誤動作を
起こしてしまう。
【０００３】そこで、例えば特開昭５６−９８８３９号
公報には、出力トランジスタを形成する大信号部と制御
回路を形成する小信号部との間にダミーアイランドを配
置して、前記異常電圧が印加された場合の回路の誤動作
を防止する技術が記載されている。図４、図５は係る対
策を施した半導体集積回路装置を示す平面図と断面図で
ある。即ち、半導体チップ（１）の表面に大信号部
（２）と小信号部（３）とを配置し、両者の間にダミー
アイランド（４）を配置したものである。大信号部
（２）には出力トランジスタが多数の単位トランジスタ
を並列接続した形で形成され、小信号部（３）には大信
号部（２）の出力トランジスタを駆動するための制御回
路が形成されている。ダミーアイランド（４）は図５に
示すようにＮ型エピタキシャル層（５）の表面から半導
体基板（６）に達するＰ+型分離領域（７）で囲まれた
エピタキシャル層（５）によって形成され、場合によっ
てはエピタキシャル層（５）表面からＮ+型埋め込み層
（８）に達するＮ+型領域（９）を形成し、ダミーアイ
ランド（４）に電源電位ＶCCを印加する。この構成によ
り、基板（６）をベースとする寄生トランジスタＱのコ
レクタ電流の大部分をダミーアイランド（４）から供給
して（図示ｉ1）、小信号部（３）への寄生効果の影響
を低減する。
公報には、出力トランジスタを形成する大信号部と制御
回路を形成する小信号部との間にダミーアイランドを配
置して、前記異常電圧が印加された場合の回路の誤動作
を防止する技術が記載されている。図４、図５は係る対
策を施した半導体集積回路装置を示す平面図と断面図で
ある。即ち、半導体チップ（１）の表面に大信号部
（２）と小信号部（３）とを配置し、両者の間にダミー
アイランド（４）を配置したものである。大信号部
（２）には出力トランジスタが多数の単位トランジスタ
を並列接続した形で形成され、小信号部（３）には大信
号部（２）の出力トランジスタを駆動するための制御回
路が形成されている。ダミーアイランド（４）は図５に
示すようにＮ型エピタキシャル層（５）の表面から半導
体基板（６）に達するＰ+型分離領域（７）で囲まれた
エピタキシャル層（５）によって形成され、場合によっ
てはエピタキシャル層（５）表面からＮ+型埋め込み層
（８）に達するＮ+型領域（９）を形成し、ダミーアイ
ランド（４）に電源電位ＶCCを印加する。この構成によ
り、基板（６）をベースとする寄生トランジスタＱのコ
レクタ電流の大部分をダミーアイランド（４）から供給
して（図示ｉ1）、小信号部（３）への寄生効果の影響
を低減する。
【０００４】
【発明が解決しようとする課題】ダミーアイランド
（４）を配置することによる寄生効果の改善効果は、寄
生トランジスタＱのコレクタ電流のうち、どの程度を小
信号部（３）のアイランドから引き込むかで決まり（図
示ｉ2）、電流ｉ2の大きさは小信号部（３）のアイラン
ドをコレクタとする寄生トランジスタの逆βの大きさに
より定まる。逆βの大きさは、単純に大信号部（２）と
小信号部（３）との距離で定められ、距離の大きいほう
が基板（６）の抵抗成分により逆βが小さくなるので電
流ｉ2の大きさも小さくなる。電流ｉ2が小さくなれば、
小信号部（３）のコレクタ電位の変動を小さくできるの
で、小信号部（３）の回路特性悪化、誤動作も防止でき
る。
（４）を配置することによる寄生効果の改善効果は、寄
生トランジスタＱのコレクタ電流のうち、どの程度を小
信号部（３）のアイランドから引き込むかで決まり（図
示ｉ2）、電流ｉ2の大きさは小信号部（３）のアイラン
ドをコレクタとする寄生トランジスタの逆βの大きさに
より定まる。逆βの大きさは、単純に大信号部（２）と
小信号部（３）との距離で定められ、距離の大きいほう
が基板（６）の抵抗成分により逆βが小さくなるので電
流ｉ2の大きさも小さくなる。電流ｉ2が小さくなれば、
小信号部（３）のコレクタ電位の変動を小さくできるの
で、小信号部（３）の回路特性悪化、誤動作も防止でき
る。
【０００５】しかしながら、ダミーアイランド（４）を
配置し、しかも大信号部（２）と小信号部（３）との距
離を保つことは、それだけチップサイズを増大させる欠
点があった。ダミーアイランド（４）を小さくすると、
前述したように小信号部（３）への影響が大になる。ま
た、従来は出力トランジスタの極性にまで注意を払った
パターン設計が成されたものではなかった。すなわち、
前記異常電圧が印加された場合に問題になるのはコレク
タに出力端子が接続されたＮＰＮ型トランジスタであ
り、出力端子にエミッタが接続されたＮＰＮトランジス
タではまず問題はない。前者が問題になるのは、回路的
に遮断状態で、コレクタに接地電位ＧＮＤより低い異常
電圧が印加された際にエミッタからの電流供給が成され
ないためであり、ベース電流が供給されていれば、この
トランジスタは逆方向動作によりエミッタから電流供給
されて寄生効果を発生させることはない。後者は、異常
電圧がエミッタに印加され、ベースが遮断状態になるこ
とから、寄生トランジスタの発生の可能性は極めて少な
い。
配置し、しかも大信号部（２）と小信号部（３）との距
離を保つことは、それだけチップサイズを増大させる欠
点があった。ダミーアイランド（４）を小さくすると、
前述したように小信号部（３）への影響が大になる。ま
た、従来は出力トランジスタの極性にまで注意を払った
パターン設計が成されたものではなかった。すなわち、
前記異常電圧が印加された場合に問題になるのはコレク
タに出力端子が接続されたＮＰＮ型トランジスタであ
り、出力端子にエミッタが接続されたＮＰＮトランジス
タではまず問題はない。前者が問題になるのは、回路的
に遮断状態で、コレクタに接地電位ＧＮＤより低い異常
電圧が印加された際にエミッタからの電流供給が成され
ないためであり、ベース電流が供給されていれば、この
トランジスタは逆方向動作によりエミッタから電流供給
されて寄生効果を発生させることはない。後者は、異常
電圧がエミッタに印加され、ベースが遮断状態になるこ
とから、寄生トランジスタの発生の可能性は極めて少な
い。
【０００６】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、出力トランジスタをプッシ
ュプル接続された１組のＮＰＮトランジスタとし、一方
のトランジスタのエミッタと他方トランジスタのコレク
タとの接続点を出力端子とし、前記一方のトランジスタ
を小信号回路ブロックに隣接して配置し、前記他方のト
ランジスタを小信号回路の回路ブロックの遠方に配置す
ることにより、従来の課題を解決した半導体集積回路装
置を提供するものである。
課題に鑑み成されたもので、出力トランジスタをプッシ
ュプル接続された１組のＮＰＮトランジスタとし、一方
のトランジスタのエミッタと他方トランジスタのコレク
タとの接続点を出力端子とし、前記一方のトランジスタ
を小信号回路ブロックに隣接して配置し、前記他方のト
ランジスタを小信号回路の回路ブロックの遠方に配置す
ることにより、従来の課題を解決した半導体集積回路装
置を提供するものである。
【０００７】
【作用】本発明によれば、寄生トランジスタが発生した
際のコレクタ電流の大部分は一方のトランジスタ（１
０）のコレクタから供給される。小信号部（３）は一方
のトランジスタ（１０）により他方のトランジスタ（１
１）から遠方に配置されているので、基板（６）の抵抗
成分が極めて大になり、寄生トランジスタの逆βが従来
より極めて小さくなる。よって、小信号部（３）のアイ
ランドから引き込まれる寄生トランジスタのコレクタ電
流は極めて小さい、または無い。
際のコレクタ電流の大部分は一方のトランジスタ（１
０）のコレクタから供給される。小信号部（３）は一方
のトランジスタ（１０）により他方のトランジスタ（１
１）から遠方に配置されているので、基板（６）の抵抗
成分が極めて大になり、寄生トランジスタの逆βが従来
より極めて小さくなる。よって、小信号部（３）のアイ
ランドから引き込まれる寄生トランジスタのコレクタ電
流は極めて小さい、または無い。
【０００８】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明の半導体集積回路装置
を示するための平面図である。例として３相ステッピン
グモ−タ駆動用集積回路を挙げる。この集積回路は出力
トランジスタを３系統有するものである。
ら詳細に説明する。図１は本発明の半導体集積回路装置
を示するための平面図である。例として３相ステッピン
グモ−タ駆動用集積回路を挙げる。この集積回路は出力
トランジスタを３系統有するものである。
【０００９】同図において、半導体チップ（１）の表面
には大信号部（２）と小信号部（３）とが配置される。
大信号部（２）は１組の出力トランジスタ、即ち一方の
トランジスタＡ（１０）と他方のトランジスタＢ（１
１）とが形成され、出力が３系統必要であることから３
組の出力トランジスタが形成されている。出力トランジ
スタＡＢ（１０）（１１）はＮＰＮ型トランジスタで構
成され、単位小トランジスタをベ−ス・コレクタ共通で
多数形成し、エミッタをアルミ電極配線で共通接続する
ことにより構成したものである。小信号部（３）にはＮ
ＰＮトランジスタ、ＰＮＰトランジスタ、抵抗、コンデ
ンサなどが形成され、出力トランジスタＡＢ（１０）
（１１）に負荷を駆動するための制御信号を与えてい
る。
には大信号部（２）と小信号部（３）とが配置される。
大信号部（２）は１組の出力トランジスタ、即ち一方の
トランジスタＡ（１０）と他方のトランジスタＢ（１
１）とが形成され、出力が３系統必要であることから３
組の出力トランジスタが形成されている。出力トランジ
スタＡＢ（１０）（１１）はＮＰＮ型トランジスタで構
成され、単位小トランジスタをベ−ス・コレクタ共通で
多数形成し、エミッタをアルミ電極配線で共通接続する
ことにより構成したものである。小信号部（３）にはＮ
ＰＮトランジスタ、ＰＮＰトランジスタ、抵抗、コンデ
ンサなどが形成され、出力トランジスタＡＢ（１０）
（１１）に負荷を駆動するための制御信号を与えてい
る。
【００１０】小信号部（３）の回路ブロックは半導体チ
ップ（１）の端に配置され、境を接するように大信号部
（２）が配置される。この時、大信号部（２）の出力ト
ランジスタＡ（１０）を小信号部（３）に隣接するよう
に配置し、出力トランジスタＢ（１１）は出力トランジ
スタＡ（１０）によって小信号部（３）から遠ざけるよ
うに配置する。
ップ（１）の端に配置され、境を接するように大信号部
（２）が配置される。この時、大信号部（２）の出力ト
ランジスタＡ（１０）を小信号部（３）に隣接するよう
に配置し、出力トランジスタＢ（１１）は出力トランジ
スタＡ（１０）によって小信号部（３）から遠ざけるよ
うに配置する。
【００１１】図２は出力トランジスタＡＢ（１０）（１
１）と負荷との接続を示す回路図である。出力トランジ
スタＡ（１０）のエミッタと出力トランジスタＢ（１
１）のコレクタとの接続点が出力端子ＯＵＴ１となり、
該出力端子ＯＵＴ１に３相ステッピングモ−タ（１２）
の一つの負荷が接続されている。出力トランジスタＡ
（１０）のコレクタは電源電位ＶCCに、出力トランジス
タＢ（１１）のエミッタは接地電位ＧＮＤに各々接続さ
れている。各トランジスタ（１０）（１１）のベースに
は前記小信号部（３）からの制御信号が印加される。他
の２つの負荷は、各々半導体チップ（１）表面に形成さ
れた出力トランジスタの他の出力端子ＯＵＴ２、ＯＵＴ
３に接続され、他端は共通接続される。
１）と負荷との接続を示す回路図である。出力トランジ
スタＡ（１０）のエミッタと出力トランジスタＢ（１
１）のコレクタとの接続点が出力端子ＯＵＴ１となり、
該出力端子ＯＵＴ１に３相ステッピングモ−タ（１２）
の一つの負荷が接続されている。出力トランジスタＡ
（１０）のコレクタは電源電位ＶCCに、出力トランジス
タＢ（１１）のエミッタは接地電位ＧＮＤに各々接続さ
れている。各トランジスタ（１０）（１１）のベースに
は前記小信号部（３）からの制御信号が印加される。他
の２つの負荷は、各々半導体チップ（１）表面に形成さ
れた出力トランジスタの他の出力端子ＯＵＴ２、ＯＵＴ
３に接続され、他端は共通接続される。
【００１２】図３は図１のＡＡ線断面図である。バイポ
−ラ型半導体装置はＰ型半導体基板（６）の上にＮ型の
エピタキシャル層（５）を形成し、このエピタキシャル
層（５）をＰ+型分離領域（７）で分離して多数のアイ
ランドを形成し、アイランド内に各素子を作り込むこと
で得られる。（８）はＮ+型の埋め込み層である。出力
トランジスタＡＢ（１０）（１１）は、アイランドをコ
レクタとしその表面にＰ型ベース領域（１３）とＮ+型
エミッタ領域（１４）を２重に拡散してＮＰＮトランジ
スタとしてある。さらに、アイランドの表面から埋め込
み層（８）まで達するＮ+型コレクタ低抵抗領域（９）
を形成し、コレクタ低抵抗領域（９）の表面からコレク
タ電極を取り出している。
−ラ型半導体装置はＰ型半導体基板（６）の上にＮ型の
エピタキシャル層（５）を形成し、このエピタキシャル
層（５）をＰ+型分離領域（７）で分離して多数のアイ
ランドを形成し、アイランド内に各素子を作り込むこと
で得られる。（８）はＮ+型の埋め込み層である。出力
トランジスタＡＢ（１０）（１１）は、アイランドをコ
レクタとしその表面にＰ型ベース領域（１３）とＮ+型
エミッタ領域（１４）を２重に拡散してＮＰＮトランジ
スタとしてある。さらに、アイランドの表面から埋め込
み層（８）まで達するＮ+型コレクタ低抵抗領域（９）
を形成し、コレクタ低抵抗領域（９）の表面からコレク
タ電極を取り出している。
【００１３】そして、図２の回路図に従って、出力トラ
ンジスタＡ（１０）のエミッタが出力端子OＵＴ１に、
コレクタが電源電位ＶCCに、出力トランジスタＢ（１
１）のコレクタが出力端子ＯＵＴ１に、エミッタが接地
電位ＧＮＤに各々接続されている。また、半導体基板
（６）にも接地電位が与えられている。小信号部（３）
と出力トランジスタＡ（１０）との境界は、分離領域
（７）が半導体チップ（１）の全長にわたり延在するこ
とにより分離されている。
ンジスタＡ（１０）のエミッタが出力端子OＵＴ１に、
コレクタが電源電位ＶCCに、出力トランジスタＢ（１
１）のコレクタが出力端子ＯＵＴ１に、エミッタが接地
電位ＧＮＤに各々接続されている。また、半導体基板
（６）にも接地電位が与えられている。小信号部（３）
と出力トランジスタＡ（１０）との境界は、分離領域
（７）が半導体チップ（１）の全長にわたり延在するこ
とにより分離されている。
【００１４】以上のパタ−ン配置によれば、出力トラン
ジスタＢ（１１）に隣接してコレクタに電源電位ＶCCが
印加された出力トランジスタＡ（１０）が配置されてい
るので、出力トランジスタＢ（１１）のコレクタに異常
電圧が印加された際、基板（６）をベースとする寄生ト
ランジスタ（１５）のコレクタ電流の大部分は出力トラ
ンジスタＡ（１０）のコレクタから供給される。一般に
出力トランジスタはベース領域（１３）を挟むようにし
て複数のコレクタ電極がコンタクトし、該コレクタ電極
が櫛歯上に延在しており、これらから個々の逆βに従う
寄生電流が供給される。
ジスタＢ（１１）に隣接してコレクタに電源電位ＶCCが
印加された出力トランジスタＡ（１０）が配置されてい
るので、出力トランジスタＢ（１１）のコレクタに異常
電圧が印加された際、基板（６）をベースとする寄生ト
ランジスタ（１５）のコレクタ電流の大部分は出力トラ
ンジスタＡ（１０）のコレクタから供給される。一般に
出力トランジスタはベース領域（１３）を挟むようにし
て複数のコレクタ電極がコンタクトし、該コレクタ電極
が櫛歯上に延在しており、これらから個々の逆βに従う
寄生電流が供給される。
【００１５】また、コレクタが出力端子に接続される出
力トランジスタＢ（１１）群と小信号部（３）との間に
出力トランジスタＡ（１０）群が配置されるので、両者
の距離が大きくなる。特に出力トランジスタは大電力を
得るために大面積を要することから、半導体チップ
（１）内において十分離間することになる。よって、小
信号部（３）のアイランドをコレクタとする寄生トラン
ジスタの逆βは極めて小さいものとなり、小信号部
（３）から供給される電流は殆どない。よって小信号部
（３）のコレクタ電位が変動しない。
力トランジスタＢ（１１）群と小信号部（３）との間に
出力トランジスタＡ（１０）群が配置されるので、両者
の距離が大きくなる。特に出力トランジスタは大電力を
得るために大面積を要することから、半導体チップ
（１）内において十分離間することになる。よって、小
信号部（３）のアイランドをコレクタとする寄生トラン
ジスタの逆βは極めて小さいものとなり、小信号部
（３）から供給される電流は殆どない。よって小信号部
（３）のコレクタ電位が変動しない。
【００１６】出力トランジスタＡ（１０）においては、
前記異常電圧はエミッタに印加されるので、寄生効果は
生じない。このように、出力トランジスタＡ（１０）を
間に配置することで小信号部（３）との寄生トランジス
タの影響を除去できるので、大信号部（２）と小信号部
（３）との間を分離領域（７）のみで分離することがで
きる。従来のダミーアイランド（４）を配置しないこと
によって、チップサイズを縮小できる。
前記異常電圧はエミッタに印加されるので、寄生効果は
生じない。このように、出力トランジスタＡ（１０）を
間に配置することで小信号部（３）との寄生トランジス
タの影響を除去できるので、大信号部（２）と小信号部
（３）との間を分離領域（７）のみで分離することがで
きる。従来のダミーアイランド（４）を配置しないこと
によって、チップサイズを縮小できる。
【００１７】また別の実施例として、従来と同様にダミ
ーアイランド（４）を配置したとすると、寄生トランジ
スタ（１５）のコレクタ電流の供給源がもう一つ存在す
ることになり且つさらに距離が離れることになるので、
大信号部（２）と小信号部（３）との分離を一層強固に
できるものである。ダミーアイランド（４）の幅を小さ
くすることも可能である。
ーアイランド（４）を配置したとすると、寄生トランジ
スタ（１５）のコレクタ電流の供給源がもう一つ存在す
ることになり且つさらに距離が離れることになるので、
大信号部（２）と小信号部（３）との分離を一層強固に
できるものである。ダミーアイランド（４）の幅を小さ
くすることも可能である。
【００１８】
【発明の効果】以上に説明したとおり、本発明によれ
ば、小信号部（３）に隣接して大信号部（２）の出力ト
ランジスタＡ（１０）を配置することにより、出力トラ
ンジスタＢ（１１）と小信号部（３）とを距離的に離し
て配置することができる。離れれば、半導体基板（６）
の抵抗が大になるので小信号部（３）のアイランドをコ
レクタとする寄生トランジスタの逆βが極めて小さくな
り、アイランドから引かれる寄生電流を極めて小さくで
きる。よって、従来より回路の誤動作を防止した高信頼
性の集積回路を提供できる利点を有する。また、距離的
に離れることでダミーアイランド（４）を配置しない構
成とすれば、ダミーアイランド（４）の分だけチップサ
イズを縮小してコストダウンを図れる利点をも有するも
のである。
ば、小信号部（３）に隣接して大信号部（２）の出力ト
ランジスタＡ（１０）を配置することにより、出力トラ
ンジスタＢ（１１）と小信号部（３）とを距離的に離し
て配置することができる。離れれば、半導体基板（６）
の抵抗が大になるので小信号部（３）のアイランドをコ
レクタとする寄生トランジスタの逆βが極めて小さくな
り、アイランドから引かれる寄生電流を極めて小さくで
きる。よって、従来より回路の誤動作を防止した高信頼
性の集積回路を提供できる利点を有する。また、距離的
に離れることでダミーアイランド（４）を配置しない構
成とすれば、ダミーアイランド（４）の分だけチップサ
イズを縮小してコストダウンを図れる利点をも有するも
のである。
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための断面図である。
【図４】従来例を説明するための平面図である。
【図５】従来例を説明するための断面図である。
Claims (3)
- 【請求項１】 半導体チップの表面に、コイル負荷を駆
動するための、プッシュプル接続する少なくとも１組の
出力トランジスタを形成し、 前記１組の出力トランジスタは一方のエミッタと他方の
コレクタが接続されその接続点を出力端子とし、前記一
方のコレクタを電源電位に、前記他方のエミッタを接地
電位に接続し、 且つ前記出力トランジスタを駆動するための小信号回路
を同じチップ上に形成した半導体集積回路装置に於て、 前記１組の出力トランジスタのうち、コレクタが電源電
位に接続される一方のトランジスタを前記小信号回路の
回路ブロックに隣接して配置することを特徴とする半導
体集積回路装置。 - 【請求項２】 前記一方のトランジスタと前記小信号回
路の回路ブロックとの間にダミーアイランドを設け、前
記ダミーアイランドに電源電位を印加したことを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項３】 前記一方のトランジスタと前記小信号回
路の回路ブロックとの間を高濃度分離領域でのみ分離し
て配置したことを特徴とする請求項１記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155252A JP3048790B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155252A JP3048790B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135299A JPH07135299A (ja) | 1995-05-23 |
| JP3048790B2 true JP3048790B2 (ja) | 2000-06-05 |
Family
ID=15601865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5155252A Expired - Lifetime JP3048790B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048790B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101733206B1 (ko) * | 2015-06-26 | 2017-05-08 | 주식회사 마루이엔지 | 착탈식 차체 구조를 갖는 전동 스쿠터 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4397210B2 (ja) | 2003-10-20 | 2010-01-13 | ローム株式会社 | 半導体装置 |
| US7173315B2 (en) | 2004-10-26 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1993
- 1993-06-25 JP JP5155252A patent/JP3048790B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101733206B1 (ko) * | 2015-06-26 | 2017-05-08 | 주식회사 마루이엔지 | 착탈식 차체 구조를 갖는 전동 스쿠터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07135299A (ja) | 1995-05-23 |
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