JP4125567B2 - 近接して結合された高電圧出力及びオフラインのトランジスタ対を有する集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電力集積回路に関する。より詳しくは、単一のシリコン基板上に他のトランジスタ・デバイスとともに作製された高電圧電界効果トランジスタに関する。
【０００２】
【発明の背景】
通常のタイプの集積回路デバイスは、金属−酸化物−半導体からなる電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴは、ソース領域、ドレイン領域、ソース領域及びドレイン領域の間に延在するチャネル領域、そしてこのチャネル領域の上に設けられたゲート領域を含む電界効果デバイスである。ゲートは、薄い酸化物層によってチャネルの上にチャネルとは絶縁されて配設された導電性のゲート構造を含んでいる。
【０００３】
電力ＭＯＳＦＥＴデバイスは、例えば２００ボルトを超えるような高電圧回路への応用に広く用いられている。電力用の伝統的なＭＯＳＦＥＴデバイス構造の例として、米国特許第5,869,875号、第5,821,144号、第5,760,440号、そして第4,748,936号が挙げられる。これらのデバイスは、それぞれ、中間領域によって分離されたソース領域及びドレイン領域を有している。ゲート構造は、デバイスの金属−酸化物−半導体（ＭＯＳ）チャネルの上の薄い酸化物層上に配設されている。オン状態では、ソース領域とドレイン領域の間に導電チャネルが形成されるようゲートに電圧が印加され、これによりデバイスに電流が流れる。オフ状態では、基板内に導電チャネルが形成されないようゲート上の電圧は十分に低くされ、このため電流は流れない。この状態で、ドレイン領域とソース領域の間には高電圧が維持される。
【０００４】
電力トランジスタは、しばしば集積化されたソース領域及びドレイン領域を伴って設計される。このようなデバイス構造は、本願出願人が出願人となっている米国特許第6,084,277号において開示されている。'277特許は、ラテラル電力ＭＯＳＦＥＴ、すなわち、大きな安全運転区域（SOA）性能レベル、およびスイッチング・ノイズを抑える適度なゲート速度を伴った高い電流性能を与える、改良されたゲート設計を有するトランジスタを教示している。
【０００５】
多くの電力集積回路（ＩＣ）は、一又は二以上の外部負荷への電流を制御する一又は二以上の大きな高電圧出力トランジスタを含んでいる。例えばスイッチ・モード電源ＩＣにおいては、単一の大きな高電圧出力トランジスタが、トランスの一次巻線を流れる電流を制御し、これにより電源から伝えられる電力を制御する。いくつかの応用では、チップ又は他の外部回路の起動を助ける目的で、例えば外部のキャパシタに結合する小さい電流を与えるために、同じシリコン基板上に追加の高電圧トランジスタを含めるようにするのが有用である。このような追加の高電圧トランジスタは、高電圧出力トランジスタと同じ基板内にあるにも拘わらず、しばしば「オフライン」トランジスタと呼ばれる。（本出願の状況では、「オフライン・トランジスタ」という用語は、ドレイン領域が出力トランジスタと同じ外部ライン電圧に結合しているが、ゲートは出力トランジスタ以外の異なる内部回路ノードと接続しているトランジスタを指す。）
【０００６】
図１は、典型的な先行技術の電力デバイス１０を示しており、これはチップ・キャリヤー・パッケージ内に収容された集積回路１１を含んでいる。集積回路１１は、チップの右上角に配置されたオフライン・トランジスタ１２と、同じ基板の別の領域に配置された出力トランジスタ１３を有している。従来からの方法で、ボンディング・ワイヤはＩＣ１１上に配置されたボンディング・パッドとチップ・パッケージの種々のピンとの間の電気的な接続を行う。例えば、図１は、オフライン・トランジスタ１２のドレイン電極１４上に配置されたボンディング・パッド２０と、デバイス１０のピン１９との間に接続されたボンディング・ワイヤ２１を示している。同様に、複数のワイヤ１７は、出力トランジスタ１３のドレイン電極１５上のボンディング・パッド１６を、ピン１８及び１９に接続している。また、パッド２７をピン２９に接続するワイヤ２８、及びパッド２５をピン２３に接続するワイヤ２４も示されている。一例として、ボンディング・パッド２７及びピン２９をＩＣ１１のためのグランドに接続し、パッド２５及びピン２３を、起動の目的で利用する外部のキャパシタに接続することもできる。
【０００７】
図１に示した従来技術の方法には、いくつかの欠点がある。第一に、オフライン・トランジスタ１２は大きく、シリコン領域のかなりの部分を占める。オフライン・トランジスタ１２はまた自分自身のボンディング・パッド２０を必要とし、これはオフライン・トランジスタの活性領域と比べるとかなり大きい。このことは、オフライン・トランジスタ１２のエリア効率を著しく低下させる。第二に、ドレインのボンド・ワイヤ１７及び２１のインダクタンスは、素速い早いスイッチングの過渡状態のあいだ、オフライン・トランジスタ１２を出力トランジスタ１３から切り離す。この後者の効果は、電力デバイス１０のピン１８及び１９に現れうる破壊を起こさせるような潜在的な高電圧からオフライン・トランジスタを保護するという出力トランジスタの能力を制限する。
【０００８】
したがって、必要なのは、従来技術に固有の上記のような不都合を解消することである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明に係る集積回路は、
チャネル領域によって分離されたソース領域及びドレイン領域、そして前記チャネル領域上に配置されたゲートを有する高電圧出力トランジスタと、
チャネル領域によって分離されたソース及びドレイン、そしてオフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタと、
高電圧出力トランジスタのドレイン領域及びオフライン・トランジスタのドレイン領域に共通に接続されたドレイン電極と、
を具備することを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の発明において、さらに、高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する。
【００１１】
請求項３に記載の発明は、請求項１に記載の発明において、さらに、オフライン・トランジスタのソース領域に接続された第一のソース電極と、
外部デバイスへの電流を駆動するための、第一のソース電極へ接続された追加的回路と、
を具備する。
【００１２】
請求項４に記載の発明は、請求項１に記載の発明において、オフライン・トランジスタが、基板内の高電圧出力トランジスタに隣接して配置されている。
【００１３】
請求項５に記載の発明は、請求項３に記載の発明において、さらに、高電圧出力トランジスタのソース領域に接続された、グランド電位への接続のための第二のソース電極を具備する。
【００１４】
請求項６に記載の発明は、請求項１に記載の発明において、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い。
【００１５】
請求項７に記載の発明は、請求項１に記載の発明において、高電圧出力トランジスタとオフライン・トランジスタのソース領域は、共通のボディ領域内に配置されている。
【００１６】
請求項８に記載き発明は、請求項１に記載の発明において、高電圧出力トランジスタのドレイン領域は第一のウェル領域に配置され、オフライン・トランジスタのドレイン領域は第二のウェル領域に配置されている。
【００１７】
請求項９に記載の発明は、請求項１に記載の発明において、高電圧出力トランジスタのドレイン領域及びソース領域はインターディジタル構造とされている。
【００１８】
請求項１０に記載の発明は、請求項１に記載の発明において、オフライン・トランジスタのドレイン領域及びソース領域はインターディジタル構造とされている。
【００１９】
上記の課題を解決するために、請求項１１に記載の発明に係る電力デバイスは、電力デバイスであって、
チャネル領域によって分離されたソース領域及びドレイン領域、そして前記チャネル領域上に配置されたゲートを有する高電圧出力トランジスタと、
チャネル領域によって分離されたソース及びドレイン、そしてオフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタと、
高電圧出力トランジスタのドレイン領域及びオフライン・トランジスタのドレイン領域に共通に接続されたドレイン電極とを含む基板内の集積回路と、
この集積回路を収容し、その第一のピンがドレイン電極に接続されているパッケージと、
を具備することを特徴とする。
【００２０】
請求項１２に記載の発明は、請求項１１に記載の発明において、前記集積回路は、さらに、
高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する。
【００２１】
請求項１３に記載の発明は、請求項１２に記載の発明において、さらに、
オフライン・トランジスタのソース領域に接続された第一のソース電極と、
外部デバイスへの電流を駆動するための、第一のソース電極へ接続された追加的回路と、
追加的回路に接続されたパッケージの第二のピンと、
を具備する。
【００２２】
請求項１４に記載の発明は、請求項１１に記載の発明において、前記オフライン・トランジスタは、基板内で高電圧出力トランジスタに隣接して配置されている。
【００２３】
請求項１５に記載の発明は、請求項１３に記載の発明において、さらに、高電圧出力トランジスタのソース領域に接続された第二のソース電極と、
第二のソース電極に接続されたグランドピンと、
を具備する。
【００２４】
請求項１６に記載の発明は、請求項１１に記載の発明において、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い。
【００２５】
請求項１７に記載の発明は、請求項１１に記載の発明において、高電圧出力トランジスタ及びオフライン・トランジスタのソース領域は、基板の共通のボディ領域に配置されている。
【００２６】
請求項１８に記載の発明は、請求項１１に記載の発明において、高電圧出力トランジスタのドレイン領域は第一のウェル領域に配置され、オフライン・トランジスタのドレイン領域は第二のウェル領域に配置されている。
【００２７】
請求項１９に記載の発明は、請求項１１に記載の発明において、高電圧出力トランジスタのドレイン領域及びソース領域はインターディジタル構造とされている。
【００２８】
請求項２０に記載の発明は、請求項１１に記載の発明において、オフライン・トランジスタのドレイン領域及びソース領域は、集積回路上でインターディジタル構造とされている。
【００２９】
請求項２１に記載の発明は、請求項１３に記載の発明において、前記外部デバイスはキャパシタからなる。
【００３０】
請求項２２に記載の発明は、請求項１１に記載の電力デバイスを含む回路であって、
電源ラインと、
電源ラインとパッケージの第一のピンとの間に接続された負荷と、
を具備することを特徴とする。
【００３１】
請求項２３に記載の発明はに係る基板上に作製された集積回路は、チャネル領域によって分離されインターディジタル構造とされたソース領域及びドレイン領域と、チャネル領域上に配置されたゲートを有する高電圧出力ＭＯＳＦＥＴと、チャネル領域によって分離されインターディジタル構造とされたソース領域及びドレイン領域と、オフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタとを具備し、オフライン・トランジスタのドレイン領域は第一のウェル領域内に配置され、高電圧トランジスタのドレイン領域は第二のウェル領域内に配置され、高電圧出力トランジスタ及びオフライン・トランジスタのソース領域は、第一のウェル領域と第二のウェル領域の間に置かれて、基板の共通のボディ領域内に配置され、
高電圧出力トランジスタのドレイン領域とオフライン・トランジスタのドレイン領域に共通に接続されたドレイン電極を有することを特徴とする。
【００３２】
請求項２４に記載の発明は、請求項２３に記載の発明において、高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する。
【００３３】
請求項２５に記載の発明は、請求項２３に記載の発明において、さらに、オフライン・トランジスタのソース領域に接続された第一のソース電極と、
高電圧出力トランジスタのソース領域に接続された第二のソース電極と、
を具備する。
【００３４】
請求項２６に記載の発明は、請求項２４に記載の発明において、さらに、高電圧出力トランジスタとオフライン・トランジスタをスイッチング回路から分離するガード・リングを具備する。
【００３５】
請求項２７に記載の発明は、請求項２５に記載の発明において、さらに、外部デバイスへの電流を駆動するために、第一のソース電極に接続された追加的回路を具備し、第二のソース電極はグランド・プレーンに接続されている。
【００３６】
請求項２８に記載の発明は、請求項２２に記載の発明において、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い。
【００３７】
【詳細な説明】
添付した図面に本発明を例示するが、これらは例示目的であって、発明の限定を目的とするものではない。
【００３８】
電力デバイスと、隣接して結合させたトランジスタの対を有する集積回路を開示する。以下の説明においては、本発明を全体的に理解できるように、材料の種類、寸法、回路構成など、多くの具体的な詳細が述べられる。ＩＣ技術における通常の知識を有する実務者であれば、これらの詳細の多くがなくても本発明を実施できることが理解されるだろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の回路要素、技術、及び処理ステップについては詳細には説明しない。
【００３９】
本発明は、典型的にはパッケージ又はチップ・キャリヤー内に収容された電力集積回路を含んでいる。この集積回路は、同じシリコン基板上のオフライン・トランジスタと隣接して結合させた高出力電力トランジスタを具備している。一つの実施例では、オフライン・トランジスタを出力トランジスタにして配置すること及びトランジスタ対のドレイン領域を共通のドレイン電極に接続することで、出力トランジスタとオフライン・トランジスタの隣接した結合が達成される。ドレイン電極は、出力トランジスタ及びオフライン・トランジスタをパッケージのピンに接続するための一又は二以上のボンディング・パッド領域を含む。典型的な応用例では、ドレイン電極のピンは負荷を介して高電圧電源ラインに接続される。
【００４０】
図２は、本発明の電力デバイス３０の回路図であり、ここでは出力ピン４０を介して負荷３３に接続されたＩＣ３５が示されている。一方、負荷３３は、高い線間電圧ＶLINEを供給する電源ライン３１に接続されている。高電圧出力トランジスタ３７及びオフライン・トランジスタ３６の両ドレイン領域は、出力ピン４０に共通に接続されている。出力トランジスタ３７のソース領域及びボディ（例えばサブストレート）領域は、グランド電位に接続されている状態が示されている。高電圧出力トランジスタ３７のゲートは、トランジスタ３７のオン／オフ状態を制御するＩＣ３５上のスイッチング回路に接続されている。典型的には、出力トランジスタ３７のゲートを駆動するスイッチング回路は、ある種のディジタルパルス信号、例えばパルス幅変調信号を生成する通常のロジック回路からなり、これはトランジスタ３７の動作を制御する。
【００４１】
オフライン・トランジスタ３６の主な機能は、ＩＣ３５のための起動電流を供給することである。したがって、オフライン・トランジスタ３６のソース領域は、トランジスタ３７の場合と同じくグランドされてはいない。代わりに、トランジスタ３６のボディ領域がグランドされており、オフライン・トランジスタ３６のソース領域は、デバイスのピン４１において出力電流を供給する回路（CKTRY）３８に接続されている。ピン４１において供給される電流は、外部キャパシタ４２を充電するのに用いられる。充電回路３８が、キャパシタを充電する電流を供給するために有用である広範囲の周知のアナログ回路又はディジタル回路から構成できることは容易に分かるだろう。ある種の応用では、回路３８を省略して、オフライン・トランジスタのソースを直接ピン４１に接続することができる。
【００４２】
オフライン・トランジスタ３６のゲートは、図２において、起動回路（STARTUP CKT）３９に接続されている。これは、ＩＣ３５に電力を供給している間にトランジスタをオンにするよう設計された通常の制御ロジック回路から構成されている。典型的には、回路３９は、キャパシタ４２を完全に充電するに足る電流を生成するのに十分な期間の間トランジスタ３６をオンにすることによって機能する。
【００４３】
図３を参照する。同図に、本発明の一実施例に基づいたＩＣ３５の配置図の平面図が示してある。図３の実施例では、トランジスタ３６及び３７のための、ドレイン電極及びソース電極のメタライゼーション・パターンだけを示してある。図４は、切取線Ａ−Ａ'で切り取った、隣接して結合させたトランジスタ対の断面を横から見た図であり、それぞれのトランジスタのドープされた半導体領域が示されている。見て分かるように、出力トランジスタ３７及びオフライン・トランジスタ３６は、それぞれ、インターディジタル構造とされたソース領域４３、４７及びドレイン領域５１、４６を具備している。例えば、長く形成されたソース電極のフィンガー４６は、高電圧出力トランジスタ３７のドレイン電極のフィンガー４７と入り組んだインターディジタルパターンで配置された状態が示されている。オフライン・トランジスタ３６は、単一のドレイン電極のフィンガー４３を含み、これはソース電極５１となるソースのフィンガーの対との間で入り組んだインターディジタルパターンで配置されている。
【００４４】
オフライン・トランジスタと出力トランジスタが、同じ基板内で互いに隣接して配置されている点に注目する。これにより、両トランジスタそれぞれのドレイン電極のフィンガーを共通のドレイン電極４４に合流させることができる。図３には、ボンディング・パッド４８を配置するのに十分な大きさのエリアを有する共通のドレイン電極４４を例示している。オフライン・トランジスタ及び出力トランジスタがドレイン電極４４及びボンディング・パッド４８を共有しているので、本発明ではオフライン・トランジスタが自身のボンド・パッドを持つ必要がなくなる。さらに、共通のドレイン電極４４は、オフライン及び出力の両トランジスタのドレイン電極に隣接して結合しおり、これにより大きな出力トランジスタ３７がオフライン・トランジスタ３６を高電圧の過渡状態から保護することを可能にする。
【００４５】
加えて、オフライン・トランジスタ３６を、出力トランジスタ３７に比べて高い破壊電圧を有するように構成してもよい。このようなことは、例えば、オフライン・トランジスタ３６が出力トランジスタ３７に比べて、長く延在するドレイン領域及び／又は長い半径のフィンガーティップ領域を有するようにレイアウト設計を違わせることによって可能となる。別の実施例として、出力トランジスタをオフへスイッチングするのに起因する高電圧の過渡状態からオフライン・トランジスタを保護するために、電力デバイスの制御回路を、トランジスタ３６をトランジスタ３７より先にオフになるように機能させてもよい。
【００４６】
完全にパッケージされた電力デバイスにおいて、ボンディング・パッド４８は、一又は二以上のボンディング・ワイヤによって高電圧出力ピン４０に接続され、このピン４０は負荷３３を介してＶLINEに接続されている。同様に、トランジスタ３８の反対側の端部には、ソース電極上にボンディング・パッド４９が設けられている。ボンディング・パッド４９は、本発明の電力デバイスの動作中、グランド電位に接続されている。
【００４７】
図３にはまた、ガード・リングの金属トレース５０が示してある。これは、高電圧出力トランジスタ３７及びオフライン・トランジスタ３６の両方をＩＣ３５上の他の回路から分離する目的で設けられている。ガード・リング５０は、通常、基板内の下部のウェル領域に接続されている。ガード・リング５０がないと、トランジスタ３６及び３７を動作させたときに、基板へのキャリアの注入によって、チップ上のスイッチング及び起動の回路の混乱を生じさせる原因となりうる。ガード・リング５０は、ガード・リング５０は、トランジスタ３６及び３７によって生成される追加のチャージ・キャリアが近くの制御回路へつながる経路を見つけるのを防ぐ。
【００４８】
図４は、本発明の一実施例における各トランジスタ３６及び３７のソース領域、ドレイン領域、そしてゲートの相対位置を示している。オフライン・トランジスタ３６のドレイン領域６６はＮウェル領域６２内に配置され、出力トランジスタ３７のドレイン領域７４はこれとは別のＮウェル領域７１に配置された状態が示されている。トランジスタ３６のドレイン電極のフィンガー４３はドレイン領域７４に接続され、トランジスタ３７のドレイン電極のフィンガー４６はドレイン領域７４に接続されている。ドレイン電極のフィンガー４３及び４６は両方とも、図３に示すように、単一の共通ドレイン電極４４に合流している。したがって、オフライン・トランジスタ３６及び出力トランジスタ３７は共通のドレイン電極４４を共有しているが、これらのドレイン拡散領域６６及び７４はそれぞれ別々のＮウェル領域６２及び７１内に配置されている。
【００４９】
オフライン・トランジスタ３６のソース拡散領域６４は、チャネル領域８１によってＮウェル６２から分離されたＰ基板６０内に配置されている。トランジスタ３６の拡張ドレイン領域は、Ｎ＋領域６６と、チャネル領域８１に隣接するＮウェルの境界との間のＮ型半導体材料からなる。厚いフィールド酸化物層６７は、拡張ドレイン領域の表面を覆っている。絶縁されたポリシリコンのゲート６５がチャネル領域８１の上に配置されており、これはフィールド・プレートの目的で僅かにフィールド酸化物領域６７と重なっている。オフライン・トランジスタ３６のソース電極５１は、Ｎ＋ソース領域６４とつながっており、フィールド・プレートとして作用するゲート６５の上に延びる拡張部を含んでいる。
【００５０】
出力トランジスタ３７についても、基本的に同じトランジスタ構造が示されている。例えば、チャネル領域８２は、ソース領域７０をＮウェル７１の拡張ドレイン境界部から分離している。絶縁されたゲート７２は、チャネル領域８２の上に配置され、フィールド・プレートの目的で、フィールド酸化物層７３の上部に延びている。出力トランジスタ３７のソース電極４５も、ゲート７２の上に延びるフィールド・プレート部を含んでいる。基板６０内のソース拡散領域７０の隣に配置されている追加的なＰ＋領域６９が示してある。ソース電極４５は、ボディ（すなわち基板）とトランジスタ３７のソース領域を同じグランド電位に接続する便利な方法して、Ｐ＋領域６９とＮ＋ソース領域７０の両方に接触している。トランジスタ３６、３７それぞれのチャネル領域８１及び８２が基板６０内の同じボディ領域を共有しているので、Ｐ＋領域６９への接続はまた、トランジスタ３７のボディ領域もグランドする。Ｐ＋領域６９は、表面において、フィールド酸化物層６８によってＮ＋領域６４から分離されている。
【図面の簡単な説明】
【図１】従来技術の電力ＩＣチップ・パッケージの平面図である。
【図２】本発明の一実施例の回路図である。
【図３】本発明の一実施例に基づいた集積回路の一部の配置を示した平面図である。
【図４】図３の実施例に示した、隣接して結合させたトランジスタ対の断面を横から見た図である。
【発明の属する技術分野】
本発明は、電力集積回路に関する。より詳しくは、単一のシリコン基板上に他のトランジスタ・デバイスとともに作製された高電圧電界効果トランジスタに関する。
【０００２】
【発明の背景】
通常のタイプの集積回路デバイスは、金属−酸化物−半導体からなる電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴは、ソース領域、ドレイン領域、ソース領域及びドレイン領域の間に延在するチャネル領域、そしてこのチャネル領域の上に設けられたゲート領域を含む電界効果デバイスである。ゲートは、薄い酸化物層によってチャネルの上にチャネルとは絶縁されて配設された導電性のゲート構造を含んでいる。
【０００３】
電力ＭＯＳＦＥＴデバイスは、例えば２００ボルトを超えるような高電圧回路への応用に広く用いられている。電力用の伝統的なＭＯＳＦＥＴデバイス構造の例として、米国特許第5,869,875号、第5,821,144号、第5,760,440号、そして第4,748,936号が挙げられる。これらのデバイスは、それぞれ、中間領域によって分離されたソース領域及びドレイン領域を有している。ゲート構造は、デバイスの金属−酸化物−半導体（ＭＯＳ）チャネルの上の薄い酸化物層上に配設されている。オン状態では、ソース領域とドレイン領域の間に導電チャネルが形成されるようゲートに電圧が印加され、これによりデバイスに電流が流れる。オフ状態では、基板内に導電チャネルが形成されないようゲート上の電圧は十分に低くされ、このため電流は流れない。この状態で、ドレイン領域とソース領域の間には高電圧が維持される。
【０００４】
電力トランジスタは、しばしば集積化されたソース領域及びドレイン領域を伴って設計される。このようなデバイス構造は、本願出願人が出願人となっている米国特許第6,084,277号において開示されている。'277特許は、ラテラル電力ＭＯＳＦＥＴ、すなわち、大きな安全運転区域（SOA）性能レベル、およびスイッチング・ノイズを抑える適度なゲート速度を伴った高い電流性能を与える、改良されたゲート設計を有するトランジスタを教示している。
【０００５】
多くの電力集積回路（ＩＣ）は、一又は二以上の外部負荷への電流を制御する一又は二以上の大きな高電圧出力トランジスタを含んでいる。例えばスイッチ・モード電源ＩＣにおいては、単一の大きな高電圧出力トランジスタが、トランスの一次巻線を流れる電流を制御し、これにより電源から伝えられる電力を制御する。いくつかの応用では、チップ又は他の外部回路の起動を助ける目的で、例えば外部のキャパシタに結合する小さい電流を与えるために、同じシリコン基板上に追加の高電圧トランジスタを含めるようにするのが有用である。このような追加の高電圧トランジスタは、高電圧出力トランジスタと同じ基板内にあるにも拘わらず、しばしば「オフライン」トランジスタと呼ばれる。（本出願の状況では、「オフライン・トランジスタ」という用語は、ドレイン領域が出力トランジスタと同じ外部ライン電圧に結合しているが、ゲートは出力トランジスタ以外の異なる内部回路ノードと接続しているトランジスタを指す。）
【０００６】
図１は、典型的な先行技術の電力デバイス１０を示しており、これはチップ・キャリヤー・パッケージ内に収容された集積回路１１を含んでいる。集積回路１１は、チップの右上角に配置されたオフライン・トランジスタ１２と、同じ基板の別の領域に配置された出力トランジスタ１３を有している。従来からの方法で、ボンディング・ワイヤはＩＣ１１上に配置されたボンディング・パッドとチップ・パッケージの種々のピンとの間の電気的な接続を行う。例えば、図１は、オフライン・トランジスタ１２のドレイン電極１４上に配置されたボンディング・パッド２０と、デバイス１０のピン１９との間に接続されたボンディング・ワイヤ２１を示している。同様に、複数のワイヤ１７は、出力トランジスタ１３のドレイン電極１５上のボンディング・パッド１６を、ピン１８及び１９に接続している。また、パッド２７をピン２９に接続するワイヤ２８、及びパッド２５をピン２３に接続するワイヤ２４も示されている。一例として、ボンディング・パッド２７及びピン２９をＩＣ１１のためのグランドに接続し、パッド２５及びピン２３を、起動の目的で利用する外部のキャパシタに接続することもできる。
【０００７】
図１に示した従来技術の方法には、いくつかの欠点がある。第一に、オフライン・トランジスタ１２は大きく、シリコン領域のかなりの部分を占める。オフライン・トランジスタ１２はまた自分自身のボンディング・パッド２０を必要とし、これはオフライン・トランジスタの活性領域と比べるとかなり大きい。このことは、オフライン・トランジスタ１２のエリア効率を著しく低下させる。第二に、ドレインのボンド・ワイヤ１７及び２１のインダクタンスは、素速い早いスイッチングの過渡状態のあいだ、オフライン・トランジスタ１２を出力トランジスタ１３から切り離す。この後者の効果は、電力デバイス１０のピン１８及び１９に現れうる破壊を起こさせるような潜在的な高電圧からオフライン・トランジスタを保護するという出力トランジスタの能力を制限する。
【０００８】
したがって、必要なのは、従来技術に固有の上記のような不都合を解消することである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明に係る集積回路は、
チャネル領域によって分離されたソース領域及びドレイン領域、そして前記チャネル領域上に配置されたゲートを有する高電圧出力トランジスタと、
チャネル領域によって分離されたソース及びドレイン、そしてオフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタと、
高電圧出力トランジスタのドレイン領域及びオフライン・トランジスタのドレイン領域に共通に接続されたドレイン電極と、
を具備することを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の発明において、さらに、高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する。
【００１１】
請求項３に記載の発明は、請求項１に記載の発明において、さらに、オフライン・トランジスタのソース領域に接続された第一のソース電極と、
外部デバイスへの電流を駆動するための、第一のソース電極へ接続された追加的回路と、
を具備する。
【００１２】
請求項４に記載の発明は、請求項１に記載の発明において、オフライン・トランジスタが、基板内の高電圧出力トランジスタに隣接して配置されている。
【００１３】
請求項５に記載の発明は、請求項３に記載の発明において、さらに、高電圧出力トランジスタのソース領域に接続された、グランド電位への接続のための第二のソース電極を具備する。
【００１４】
請求項６に記載の発明は、請求項１に記載の発明において、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い。
【００１５】
請求項７に記載の発明は、請求項１に記載の発明において、高電圧出力トランジスタとオフライン・トランジスタのソース領域は、共通のボディ領域内に配置されている。
【００１６】
請求項８に記載き発明は、請求項１に記載の発明において、高電圧出力トランジスタのドレイン領域は第一のウェル領域に配置され、オフライン・トランジスタのドレイン領域は第二のウェル領域に配置されている。
【００１７】
請求項９に記載の発明は、請求項１に記載の発明において、高電圧出力トランジスタのドレイン領域及びソース領域はインターディジタル構造とされている。
【００１８】
請求項１０に記載の発明は、請求項１に記載の発明において、オフライン・トランジスタのドレイン領域及びソース領域はインターディジタル構造とされている。
【００１９】
上記の課題を解決するために、請求項１１に記載の発明に係る電力デバイスは、電力デバイスであって、
チャネル領域によって分離されたソース領域及びドレイン領域、そして前記チャネル領域上に配置されたゲートを有する高電圧出力トランジスタと、
チャネル領域によって分離されたソース及びドレイン、そしてオフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタと、
高電圧出力トランジスタのドレイン領域及びオフライン・トランジスタのドレイン領域に共通に接続されたドレイン電極とを含む基板内の集積回路と、
この集積回路を収容し、その第一のピンがドレイン電極に接続されているパッケージと、
を具備することを特徴とする。
【００２０】
請求項１２に記載の発明は、請求項１１に記載の発明において、前記集積回路は、さらに、
高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する。
【００２１】
請求項１３に記載の発明は、請求項１２に記載の発明において、さらに、
オフライン・トランジスタのソース領域に接続された第一のソース電極と、
外部デバイスへの電流を駆動するための、第一のソース電極へ接続された追加的回路と、
追加的回路に接続されたパッケージの第二のピンと、
を具備する。
【００２２】
請求項１４に記載の発明は、請求項１１に記載の発明において、前記オフライン・トランジスタは、基板内で高電圧出力トランジスタに隣接して配置されている。
【００２３】
請求項１５に記載の発明は、請求項１３に記載の発明において、さらに、高電圧出力トランジスタのソース領域に接続された第二のソース電極と、
第二のソース電極に接続されたグランドピンと、
を具備する。
【００２４】
請求項１６に記載の発明は、請求項１１に記載の発明において、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い。
【００２５】
請求項１７に記載の発明は、請求項１１に記載の発明において、高電圧出力トランジスタ及びオフライン・トランジスタのソース領域は、基板の共通のボディ領域に配置されている。
【００２６】
請求項１８に記載の発明は、請求項１１に記載の発明において、高電圧出力トランジスタのドレイン領域は第一のウェル領域に配置され、オフライン・トランジスタのドレイン領域は第二のウェル領域に配置されている。
【００２７】
請求項１９に記載の発明は、請求項１１に記載の発明において、高電圧出力トランジスタのドレイン領域及びソース領域はインターディジタル構造とされている。
【００２８】
請求項２０に記載の発明は、請求項１１に記載の発明において、オフライン・トランジスタのドレイン領域及びソース領域は、集積回路上でインターディジタル構造とされている。
【００２９】
請求項２１に記載の発明は、請求項１３に記載の発明において、前記外部デバイスはキャパシタからなる。
【００３０】
請求項２２に記載の発明は、請求項１１に記載の電力デバイスを含む回路であって、
電源ラインと、
電源ラインとパッケージの第一のピンとの間に接続された負荷と、
を具備することを特徴とする。
【００３１】
請求項２３に記載の発明はに係る基板上に作製された集積回路は、チャネル領域によって分離されインターディジタル構造とされたソース領域及びドレイン領域と、チャネル領域上に配置されたゲートを有する高電圧出力ＭＯＳＦＥＴと、チャネル領域によって分離されインターディジタル構造とされたソース領域及びドレイン領域と、オフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタとを具備し、オフライン・トランジスタのドレイン領域は第一のウェル領域内に配置され、高電圧トランジスタのドレイン領域は第二のウェル領域内に配置され、高電圧出力トランジスタ及びオフライン・トランジスタのソース領域は、第一のウェル領域と第二のウェル領域の間に置かれて、基板の共通のボディ領域内に配置され、
高電圧出力トランジスタのドレイン領域とオフライン・トランジスタのドレイン領域に共通に接続されたドレイン電極を有することを特徴とする。
【００３２】
請求項２４に記載の発明は、請求項２３に記載の発明において、高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する。
【００３３】
請求項２５に記載の発明は、請求項２３に記載の発明において、さらに、オフライン・トランジスタのソース領域に接続された第一のソース電極と、
高電圧出力トランジスタのソース領域に接続された第二のソース電極と、
を具備する。
【００３４】
請求項２６に記載の発明は、請求項２４に記載の発明において、さらに、高電圧出力トランジスタとオフライン・トランジスタをスイッチング回路から分離するガード・リングを具備する。
【００３５】
請求項２７に記載の発明は、請求項２５に記載の発明において、さらに、外部デバイスへの電流を駆動するために、第一のソース電極に接続された追加的回路を具備し、第二のソース電極はグランド・プレーンに接続されている。
【００３６】
請求項２８に記載の発明は、請求項２２に記載の発明において、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い。
【００３７】
【詳細な説明】
添付した図面に本発明を例示するが、これらは例示目的であって、発明の限定を目的とするものではない。
【００３８】
電力デバイスと、隣接して結合させたトランジスタの対を有する集積回路を開示する。以下の説明においては、本発明を全体的に理解できるように、材料の種類、寸法、回路構成など、多くの具体的な詳細が述べられる。ＩＣ技術における通常の知識を有する実務者であれば、これらの詳細の多くがなくても本発明を実施できることが理解されるだろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の回路要素、技術、及び処理ステップについては詳細には説明しない。
【００３９】
本発明は、典型的にはパッケージ又はチップ・キャリヤー内に収容された電力集積回路を含んでいる。この集積回路は、同じシリコン基板上のオフライン・トランジスタと隣接して結合させた高出力電力トランジスタを具備している。一つの実施例では、オフライン・トランジスタを出力トランジスタにして配置すること及びトランジスタ対のドレイン領域を共通のドレイン電極に接続することで、出力トランジスタとオフライン・トランジスタの隣接した結合が達成される。ドレイン電極は、出力トランジスタ及びオフライン・トランジスタをパッケージのピンに接続するための一又は二以上のボンディング・パッド領域を含む。典型的な応用例では、ドレイン電極のピンは負荷を介して高電圧電源ラインに接続される。
【００４０】
図２は、本発明の電力デバイス３０の回路図であり、ここでは出力ピン４０を介して負荷３３に接続されたＩＣ３５が示されている。一方、負荷３３は、高い線間電圧ＶLINEを供給する電源ライン３１に接続されている。高電圧出力トランジスタ３７及びオフライン・トランジスタ３６の両ドレイン領域は、出力ピン４０に共通に接続されている。出力トランジスタ３７のソース領域及びボディ（例えばサブストレート）領域は、グランド電位に接続されている状態が示されている。高電圧出力トランジスタ３７のゲートは、トランジスタ３７のオン／オフ状態を制御するＩＣ３５上のスイッチング回路に接続されている。典型的には、出力トランジスタ３７のゲートを駆動するスイッチング回路は、ある種のディジタルパルス信号、例えばパルス幅変調信号を生成する通常のロジック回路からなり、これはトランジスタ３７の動作を制御する。
【００４１】
オフライン・トランジスタ３６の主な機能は、ＩＣ３５のための起動電流を供給することである。したがって、オフライン・トランジスタ３６のソース領域は、トランジスタ３７の場合と同じくグランドされてはいない。代わりに、トランジスタ３６のボディ領域がグランドされており、オフライン・トランジスタ３６のソース領域は、デバイスのピン４１において出力電流を供給する回路（CKTRY）３８に接続されている。ピン４１において供給される電流は、外部キャパシタ４２を充電するのに用いられる。充電回路３８が、キャパシタを充電する電流を供給するために有用である広範囲の周知のアナログ回路又はディジタル回路から構成できることは容易に分かるだろう。ある種の応用では、回路３８を省略して、オフライン・トランジスタのソースを直接ピン４１に接続することができる。
【００４２】
オフライン・トランジスタ３６のゲートは、図２において、起動回路（STARTUP CKT）３９に接続されている。これは、ＩＣ３５に電力を供給している間にトランジスタをオンにするよう設計された通常の制御ロジック回路から構成されている。典型的には、回路３９は、キャパシタ４２を完全に充電するに足る電流を生成するのに十分な期間の間トランジスタ３６をオンにすることによって機能する。
【００４３】
図３を参照する。同図に、本発明の一実施例に基づいたＩＣ３５の配置図の平面図が示してある。図３の実施例では、トランジスタ３６及び３７のための、ドレイン電極及びソース電極のメタライゼーション・パターンだけを示してある。図４は、切取線Ａ−Ａ'で切り取った、隣接して結合させたトランジスタ対の断面を横から見た図であり、それぞれのトランジスタのドープされた半導体領域が示されている。見て分かるように、出力トランジスタ３７及びオフライン・トランジスタ３６は、それぞれ、インターディジタル構造とされたソース領域４３、４７及びドレイン領域５１、４６を具備している。例えば、長く形成されたソース電極のフィンガー４６は、高電圧出力トランジスタ３７のドレイン電極のフィンガー４７と入り組んだインターディジタルパターンで配置された状態が示されている。オフライン・トランジスタ３６は、単一のドレイン電極のフィンガー４３を含み、これはソース電極５１となるソースのフィンガーの対との間で入り組んだインターディジタルパターンで配置されている。
【００４４】
オフライン・トランジスタと出力トランジスタが、同じ基板内で互いに隣接して配置されている点に注目する。これにより、両トランジスタそれぞれのドレイン電極のフィンガーを共通のドレイン電極４４に合流させることができる。図３には、ボンディング・パッド４８を配置するのに十分な大きさのエリアを有する共通のドレイン電極４４を例示している。オフライン・トランジスタ及び出力トランジスタがドレイン電極４４及びボンディング・パッド４８を共有しているので、本発明ではオフライン・トランジスタが自身のボンド・パッドを持つ必要がなくなる。さらに、共通のドレイン電極４４は、オフライン及び出力の両トランジスタのドレイン電極に隣接して結合しおり、これにより大きな出力トランジスタ３７がオフライン・トランジスタ３６を高電圧の過渡状態から保護することを可能にする。
【００４５】
加えて、オフライン・トランジスタ３６を、出力トランジスタ３７に比べて高い破壊電圧を有するように構成してもよい。このようなことは、例えば、オフライン・トランジスタ３６が出力トランジスタ３７に比べて、長く延在するドレイン領域及び／又は長い半径のフィンガーティップ領域を有するようにレイアウト設計を違わせることによって可能となる。別の実施例として、出力トランジスタをオフへスイッチングするのに起因する高電圧の過渡状態からオフライン・トランジスタを保護するために、電力デバイスの制御回路を、トランジスタ３６をトランジスタ３７より先にオフになるように機能させてもよい。
【００４６】
完全にパッケージされた電力デバイスにおいて、ボンディング・パッド４８は、一又は二以上のボンディング・ワイヤによって高電圧出力ピン４０に接続され、このピン４０は負荷３３を介してＶLINEに接続されている。同様に、トランジスタ３８の反対側の端部には、ソース電極上にボンディング・パッド４９が設けられている。ボンディング・パッド４９は、本発明の電力デバイスの動作中、グランド電位に接続されている。
【００４７】
図３にはまた、ガード・リングの金属トレース５０が示してある。これは、高電圧出力トランジスタ３７及びオフライン・トランジスタ３６の両方をＩＣ３５上の他の回路から分離する目的で設けられている。ガード・リング５０は、通常、基板内の下部のウェル領域に接続されている。ガード・リング５０がないと、トランジスタ３６及び３７を動作させたときに、基板へのキャリアの注入によって、チップ上のスイッチング及び起動の回路の混乱を生じさせる原因となりうる。ガード・リング５０は、ガード・リング５０は、トランジスタ３６及び３７によって生成される追加のチャージ・キャリアが近くの制御回路へつながる経路を見つけるのを防ぐ。
【００４８】
図４は、本発明の一実施例における各トランジスタ３６及び３７のソース領域、ドレイン領域、そしてゲートの相対位置を示している。オフライン・トランジスタ３６のドレイン領域６６はＮウェル領域６２内に配置され、出力トランジスタ３７のドレイン領域７４はこれとは別のＮウェル領域７１に配置された状態が示されている。トランジスタ３６のドレイン電極のフィンガー４３はドレイン領域７４に接続され、トランジスタ３７のドレイン電極のフィンガー４６はドレイン領域７４に接続されている。ドレイン電極のフィンガー４３及び４６は両方とも、図３に示すように、単一の共通ドレイン電極４４に合流している。したがって、オフライン・トランジスタ３６及び出力トランジスタ３７は共通のドレイン電極４４を共有しているが、これらのドレイン拡散領域６６及び７４はそれぞれ別々のＮウェル領域６２及び７１内に配置されている。
【００４９】
オフライン・トランジスタ３６のソース拡散領域６４は、チャネル領域８１によってＮウェル６２から分離されたＰ基板６０内に配置されている。トランジスタ３６の拡張ドレイン領域は、Ｎ＋領域６６と、チャネル領域８１に隣接するＮウェルの境界との間のＮ型半導体材料からなる。厚いフィールド酸化物層６７は、拡張ドレイン領域の表面を覆っている。絶縁されたポリシリコンのゲート６５がチャネル領域８１の上に配置されており、これはフィールド・プレートの目的で僅かにフィールド酸化物領域６７と重なっている。オフライン・トランジスタ３６のソース電極５１は、Ｎ＋ソース領域６４とつながっており、フィールド・プレートとして作用するゲート６５の上に延びる拡張部を含んでいる。
【００５０】
出力トランジスタ３７についても、基本的に同じトランジスタ構造が示されている。例えば、チャネル領域８２は、ソース領域７０をＮウェル７１の拡張ドレイン境界部から分離している。絶縁されたゲート７２は、チャネル領域８２の上に配置され、フィールド・プレートの目的で、フィールド酸化物層７３の上部に延びている。出力トランジスタ３７のソース電極４５も、ゲート７２の上に延びるフィールド・プレート部を含んでいる。基板６０内のソース拡散領域７０の隣に配置されている追加的なＰ＋領域６９が示してある。ソース電極４５は、ボディ（すなわち基板）とトランジスタ３７のソース領域を同じグランド電位に接続する便利な方法して、Ｐ＋領域６９とＮ＋ソース領域７０の両方に接触している。トランジスタ３６、３７それぞれのチャネル領域８１及び８２が基板６０内の同じボディ領域を共有しているので、Ｐ＋領域６９への接続はまた、トランジスタ３７のボディ領域もグランドする。Ｐ＋領域６９は、表面において、フィールド酸化物層６８によってＮ＋領域６４から分離されている。
【図面の簡単な説明】
【図１】従来技術の電力ＩＣチップ・パッケージの平面図である。
【図２】本発明の一実施例の回路図である。
【図３】本発明の一実施例に基づいた集積回路の一部の配置を示した平面図である。
【図４】図３の実施例に示した、隣接して結合させたトランジスタ対の断面を横から見た図である。
Claims (25)
- チャネル領域によって分離されたソース領域及びドレイン領域、そして前記チャネル領域上に配置されたゲートを有する高電圧出力トランジスタと、
チャネル領域によって分離されたソース及びドレイン、そしてオフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタであって、第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い、前記オフライン・トランジスタと、
高電圧出力トランジスタのドレイン領域及びオフライン・トランジスタのドレイン領域に共通に接続されたボンディング・パッドを含むドレイン電極と、
を具備することを特徴とする、基板内の集積回路。 - さらに、高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する請求項１に記載の集積回路。 - さらに、オフライン・トランジスタのソース領域に接続された第一のソース電極と、
外部デバイスへの電流を駆動するための、第一のソース電極へ接続された追加的回路と、
を具備する請求項１に記載の集積回路。 - オフライン・トランジスタは基板内の高電圧出力トランジスタに隣接して配置されている、請求項１に記載の集積回路。
- さらに、高電圧出力トランジスタのソース領域に接続された、グランド電位への接続のための第二のソース電極を具備する請求項３に記載の集積回路。
- 高電圧出力トランジスタとオフライン・トランジスタのソース領域は、共通のボディ領域内に配置されている、請求項１に記載の集積回路。
- 高電圧出力トランジスタのドレイン領域は第一のウェル領域に配置され、オフライン・トランジスタのドレイン領域は第二のウェル領域に配置されている請求項１に記載の集積回路。
- 高電圧出力トランジスタのドレイン領域及びソース領域は、両領域が入り組んだインターディジタルパターンで配置されており、請求項１に記載の集積回路。
- オフライン・トランジスタのドレイン領域及びソース領域は、両領域が入り組んだインターディジタルパターンで配置されており、請求項１に記載の集積回路。
- 電力デバイスであって、
チャネル領域によって分離されたソース領域及びドレイン領域、そして前記チャネル領域上に配置されたゲートを有する高電圧出力トランジスタ、
チャネル領域によって分離されたソース及びドレイン、そしてオフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタであって、第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高い、前記オフライン・トランジスタと、
高電圧出力トランジスタのドレイン領域及びオフライン・トランジスタのドレイン領域に共通に接続されたボンディング・パッドを含むドレイン電極を含む基板内の集積回路と、
この集積回路を収容し、その第一のピンが前記ボンディング・パッドに接続されているパッケージと、
を具備することを特徴とする電力デバイス。 - 前記集積回路は、さらに、
高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する請求項１０に記載の電力デバイス。 - さらに、
オフライン・トランジスタのソース領域に接続された第一のソース電極と、
外部デバイスへの電流を駆動するための、第一のソース電極へ接続された追加的回路と、
追加的回路に接続されたパッケージの第二のピンと、
を具備する請求項１１に記載の電力デバイス。 - 前記オフライン・トランジスタは、基板内で高電圧出力トランジスタに隣接して配置されている、請求項１０に記載の電力デバイス。
- さらに、高電圧出力トランジスタのソース領域に接続された第二のソース電極と、
第二のソース電極に接続されたグランドピンと、
を具備する請求項１２に記載の電力デバイス。 - 高電圧出力トランジスタ及びオフライン・トランジスタのソース領域は、基板の共通のボディ領域に配置されている請求項１０に記載の電力デバイス。
- 高電圧出力トランジスタのドレイン領域は第一のウェル領域に配置され、オフライン・トランジスタのドレイン領域は第二のウェル領域に配置されている請求項１０に記載の電力デバイス。
- 高電圧出力トランジスタのドレイン領域及びソース領域は、両領域が入り組んだインターディジタルパターンで配置されており、請求項１０に記載の電力デバイス。
- オフライン・トランジスタのドレイン領域及びソース領域は、集積回路上で両領域が入り組んだインターディジタルパターンで配置されており、請求項１０に記載の電力デバイス。
- 前記外部デバイスはキャパシタからなる請求項１２に記載の電力デバイス。
- 請求項１０に記載の電力デバイスを含む回路であって、
電源ラインと、
電源ラインとパッケージの第一のピンとの間に接続された負荷と、
を具備することを特徴とする回路。 - ソース領域及びドレイン領域と、チャネル領域上に配置されたゲートを有する高電圧出力ＭＯＳＦＥＴであって、ソース領域及びドレイン領域はチャネル領域によって分離され、両領域が入り組んだインターディジタルパターンで配置されている、高電圧出力ＭＯＳＦＥＴと、
ソース領域及びドレイン領域と、オフライン・トランジスタのチャネル領域上に配置されたゲートを有するオフライン・トランジスタであって、ソース領域及びドレイン領域はチャネル領域によって分離され、両領域が入り組んだインターディジタルパターンで配置されている、オフライン・トランジスタとを具備し、オフライン・トランジスタのドレイン領域は第一のウェル領域内に配置され、高電圧トランジスタのドレイン領域は第二のウェル領域内に配置され、高電圧出力トランジスタ及びオフライン・トランジスタのソース領域は、第一のウェル領域と第二のウェル領域の間に置かれて、基板の共通のボディ領域内に配置され、オフライン・トランジスタは第一の破壊電圧を有し、高電圧出力トランジスタは第二の破壊電圧を有し、第一の破壊電圧は第二の破壊電圧よりも高く、
高電圧出力トランジスタのドレイン領域とオフライン・トランジスタのドレイン領域に共通に接続されたボンディング・パッドを含むドレイン電極を有することを特徴とする、
基板上に作製された集積回路。 - 高電圧出力トランジスタのゲートに接続されたスイッチング回路と、
オフライン・トランジスタのゲートに接続された起動回路と、
を具備する請求項２１に記載の集積回路。 - さらに、オフライン・トランジスタのソース領域に接続された第一のソース電極と、
高電圧出力トランジスタのソース領域に接続された第二のソース電極と、
を具備する請求項２１に記載の集積回路。 - さらに、高電圧出力トランジスタとオフライン・トランジスタをスイッチング回路から分離するガード・リングを具備する請求項２２に記載の集積回路。
- さらに、外部デバイスへの電流を駆動するために、第一のソース電極に接続された追加的回路を具備し、第二のソース電極はグランド・プレーンに接続されている、請求項２３に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/053538 | 2001-11-02 | ||
| US10/053,538 US6552597B1 (en) | 2001-11-02 | 2001-11-02 | Integrated circuit with closely coupled high voltage output and offline transistor pair |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264241A JP2003264241A (ja) | 2003-09-19 |
| JP4125567B2 true JP4125567B2 (ja) | 2008-07-30 |
Family
ID=21984966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002258267A Expired - Fee Related JP4125567B2 (ja) | 2001-11-02 | 2002-07-31 | 近接して結合された高電圧出力及びオフラインのトランジスタ対を有する集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6552597B1 (ja) |
| EP (2) | EP2093799A3 (ja) |
| JP (1) | JP4125567B2 (ja) |
| AT (1) | ATE434267T1 (ja) |
| DE (1) | DE60232635D1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US6635544B2 (en) * | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6573558B2 (en) * | 2001-09-07 | 2003-06-03 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| US6552597B1 (en) * | 2001-11-02 | 2003-04-22 | Power Integrations, Inc. | Integrated circuit with closely coupled high voltage output and offline transistor pair |
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| US7859037B2 (en) | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
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| US20100155831A1 (en) * | 2008-12-20 | 2010-06-24 | Power Integrations, Inc. | Deep trench insulated gate bipolar transistor |
| US7871882B2 (en) | 2008-12-20 | 2011-01-18 | Power Integrations, Inc. | Method of fabricating a deep trench insulated gate bipolar transistor |
| US8115457B2 (en) | 2009-07-31 | 2012-02-14 | Power Integrations, Inc. | Method and apparatus for implementing a power converter input terminal voltage discharge circuit |
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| US7893754B1 (en) | 2009-10-02 | 2011-02-22 | Power Integrations, Inc. | Temperature independent reference circuit |
| US8634218B2 (en) | 2009-10-06 | 2014-01-21 | Power Integrations, Inc. | Monolithic AC/DC converter for generating DC supply voltage |
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| US8653600B2 (en) | 2012-06-01 | 2014-02-18 | Power Integrations, Inc. | High-voltage monolithic schottky device structure |
| US9455621B2 (en) | 2013-08-28 | 2016-09-27 | Power Integrations, Inc. | Controller IC with zero-crossing detector and capacitor discharge switching element |
| US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| US9667154B2 (en) | 2015-09-18 | 2017-05-30 | Power Integrations, Inc. | Demand-controlled, low standby power linear shunt regulator |
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| JP4024990B2 (ja) * | 2000-04-28 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6552597B1 (en) * | 2001-11-02 | 2003-04-22 | Power Integrations, Inc. | Integrated circuit with closely coupled high voltage output and offline transistor pair |
-
2001
- 2001-11-02 US US10/053,538 patent/US6552597B1/en not_active Expired - Lifetime
-
2002
- 2002-07-31 JP JP2002258267A patent/JP4125567B2/ja not_active Expired - Fee Related
- 2002-08-16 DE DE60232635T patent/DE60232635D1/de not_active Expired - Lifetime
- 2002-08-16 AT AT02255727T patent/ATE434267T1/de not_active IP Right Cessation
- 2002-08-16 EP EP20090162684 patent/EP2093799A3/en not_active Withdrawn
- 2002-08-16 EP EP20020255727 patent/EP1309006B1/en not_active Expired - Lifetime
-
2003
- 2003-01-30 US US10/354,788 patent/US6734714B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1309006A3 (en) | 2007-08-22 |
| US20030112052A1 (en) | 2003-06-19 |
| EP2093799A2 (en) | 2009-08-26 |
| EP1309006B1 (en) | 2009-06-17 |
| US6734714B2 (en) | 2004-05-11 |
| ATE434267T1 (de) | 2009-07-15 |
| EP2093799A3 (en) | 2010-03-10 |
| EP1309006A2 (en) | 2003-05-07 |
| US6552597B1 (en) | 2003-04-22 |
| DE60232635D1 (de) | 2009-07-30 |
| JP2003264241A (ja) | 2003-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |