JP2003017697A - 半導体装置 - Google Patents

半導体装置

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泰之 宮口
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Abstract

(57)【要約】 【課題】 縦型ＭＯＳＦＥＴのオン抵抗及びスイッチン
グ損失の低減。 【解決手段】 半導体基板と、この半導体基板に並列接
続状態で形成される複数の縦型電界効果トランジスタセ
ルと、前記半導体基板の表面に設けられるゲート電位給
電部と、前記半導体基板に設けられ前記ゲート電位給電
部に電気的に接続される第１のゲート配線と、前記半導
体基板に設けられ前記第１のゲート配線に電気的に接続
されかつ前記各トランジスタセルのゲート電極に接続さ
れる第２のゲート配線とを有する半導体装置であって、
前記第２のゲート配線は前記第１のゲート配線から延在
して先端を有する構造となるとともに、隣接して延在す
る前記第２のゲート配線同士は電流の流れ方向が相互に
逆の方向になるように前記第１のゲート配線から延在し
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、例え
ば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Fi
eld Effect Transistor：電界効果トランジスタ）やＩ
ＧＢＴ（InsulatedGate Bipolar Transistor）を組み込
んだ半導体装置に係わり、オン抵抗の低減及びスイッチ
損失低減技術に適応して有効な技術に関する。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦ
ＥＴ）に対しては、オン抵抗の低減とともに高速化及び
低電圧駆動化が要求されている。縦型ＭＯＳＦＥＴにつ
いては、例えば、特許第2908818号公報（特願平1-24016
7号）に記載されている。また、特許第2644515号公報
（特願昭63-16485号）には、オン抵抗を低減する技術に
ついて記載されている。この文献には、ＤＳＡ型及びト
レンチ型の縦型ＭＯＳＦＥＴについて記載されている。
【０００３】一方、特開2000-69766号公報には、コンバ
ータやインバータにおけるスイッチング損失を低減する
技術が開示されている。この文献には、例えば、インバ
ータとコンデンサを平行平板を用い、相互インダクタン
スの効果によって配線の低インダクタンス化を図る技術
が開示されている。即ち、この技術はコンバータやイン
バータの半導体素子外の回路部配線の低インダクタンス
化の技術であり、ＭＯＳＦＥＴ内部の低インダクタンス
化については記載されていない。
【０００４】
【発明が解決しようとする課題】近年、縦型ＭＯＳＦＥ
Ｔ（縦型パワーＭＯＳＦＥＴ）は、微細化技術による単
位セルサイズの縮小化により、低オン抵抗化が進められ
ている。これは、一例であるが、従来のポリシリコンで
ゲートを形成した縦型ＭＯＳＦＥＴのｐｏｌｙ−Ｓｉゲ
ートパターンは、図１５の四角形状の半導体チップ（半
導体素子）の平面図に示すようになっている。ここで、
説明の便宜上、半導体チップ１の図中左の辺を第１の辺
１ａとし、上の辺を第２の辺１ｂ、下の辺を第３の辺１
ｃ、右の辺を第４の辺１ｄとする。
【０００５】半導体チップ１の第１の辺１ａに近接し、
かつ第１の辺１ａの中央寄りの位置には、四角形のゲー
ト用ワイヤボンディングパッド２が設けられている。こ
のゲート用ワイヤボンディングパッド２の第１の辺１ａ
に沿う辺の両端から第１の辺１ａに沿って細い周辺ゲー
ト配線３ａｂ，３ａｃが延在している。この周辺ゲート
配線３ａｂ，３ａｃは第２の辺１ｂ及び第３の辺１ｃに
至る寸前でそれぞれ曲がり、それぞれ第２の辺１ｂ及び
第３の辺１ｃに沿って延在し、それぞれ第４の辺１ｄの
寸前で止まるパターンになっている。この周辺ゲート配
線３ａｂ，３ａｃも前記ゲート用ワイヤボンディングパ
ッド２と同様にポリシリコン膜で形成されている。
【０００６】また、第１の辺１ａに沿って平行に複数の
ＭＯＳゲート配線４が設けられている。これらＭＯＳゲ
ート配線４は、ゲート用ワイヤボンディングパッド２が
存在する領域においては周辺ゲート配線３ａｂとゲート
用ワイヤボンディングパッド２を接続するように配置さ
れるとともに、ゲート用ワイヤボンディングパッド２と
周辺ゲート配線３ａｃを接続するように配置される。ま
たゲート用ワイヤボンディングパッド２から外れる領域
では周辺ゲート配線３ａｂと周辺ゲート配線３ａｃを接
続するように配置される。例えば、前記ＭＯＳゲート配
線４は所定ピッチに配置されている。ＭＯＳゲート配線
４もポリシリコン膜で形成されている。ＭＯＳゲート配
線４は図示しない複数のＭＯＳＦＥＴセルの各ゲート電
極に電気的に接続される構成になっている。
【０００７】ところで、縦型ＭＯＳＦＥＴはドレインと
ゲートとの間（ドレイン−ゲート間）の酸化膜が帰還容
量として存在するため、高速化において横型ＭＯＳＦＥ
Ｔに比べ不利であった。しかしながら、横型ＭＯＳＦＥ
Ｔでは低オン抵抗化が難しいために、縦型ＭＯＳＦＥＴ
で高速化が要求されている。
【０００８】これまでは、低オン抵抗化に有利な縦型ト
レンチゲートＭＯＳＦＥＴの開発により、高速化をチッ
プの小型化（シュリンク）で対応してきた。
【０００９】高速化はゲート酸化膜の容量を低減させる
技術の他に、低ゲート抵抗化及び低ゲートインダクタン
ス化が考えられる。
【００１０】本出願人にあっては、縦型ＭＯＳＦＥＴに
おいて、低オン抵抗を維持したまま更に高速化を図るた
めに、ゲートチャージ電荷量の低減に注目し開発してき
た。しかしながら、最近高速化に効くパラメータとし
て、ゲート抵抗及びゲートインダクタンス、ソースイン
ダクタンスも無視できないことが分かってきた。
【００１１】そこで、ゲートインダクタンス及びソース
インダクタンスを低減する方法として、チップ内部、パ
ッケージ内ワイヤに流れる電流の方向に注目して検討し
た。図１５では、例えば、ゲートチャージ電荷方向（電
流方向）について検証してみると、給電点であるゲート
用ワイヤボンディングパッドに供給される電流は、周辺
ゲート配線３ａｂ，３ａｃを流れた後ＭＯＳゲート配線
４を流れ、各ＭＯＳＦＥＴのゲート電極に供給される。
即ち、周辺ゲート配線３ａｂ，３ａｃやゲート用ワイヤ
ボンディングパッド２からＭＯＳゲート配線４に流れ込
む電流の向きは矢印のように同じ向きになる。
【００１２】本発明者は、ゲート電流やソース電流等の
向きを隣接する電流路間で相反する方向にすることによ
って相互誘導によってトータルのインダクタンス（相互
インダクタンス）を低減できる点に気が付き本発明をな
した。
【００１３】本発明の目的は、オン抵抗及びスイッチン
グ損失の低減が図れる高速駆動が可能な縦型構造のトラ
ンジスタを有する半導体装置を提供することにある。
【００１４】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１６】（１）半導体基板と、この半導体基板に並
列接続状態で形成される複数の縦型電界効果トランジス
タセルと、前記半導体基板の表面に設けられるゲート電
位給電部と、前記半導体基板に設けられ前記ゲート電位
給電部に電気的に接続される第１のゲート配線と、前記
半導体基板に設けられ前記第１のゲート配線に電気的に
接続されかつ前記各トランジスタセルのゲート電極に接
続される第２のゲート配線とを有する半導体装置であっ
て、前記第２のゲート配線は前記第１のゲート配線から
延在して先端を有する構造となるとともに、隣接して延
在する前記第２のゲート配線同士は電流の流れ方向が相
互に逆の方向になるように前記第１のゲート配線から延
在している。前記第１のゲート配線はポリシリコン膜で
形成されている。
【００１７】前記（１）の手段によれば、（ａ）低オン
抵抗を持つ縦型ＭＯＳＦＥＴで、各トランジスタセルの
ゲート電極にゲート電位を供給する第２のゲート配線に
おいては、隣り合う第２のゲート配線同士は相互に逆方
向に電流が流れることから、ゲートインピーダンスが低
減される。この結果、ゲート電圧ＯＮ時のライズタイム
及びゲート電圧ＯＦＦ時のフォールタイムが低減でき、
スイッチング損失低減が容易になる。
【００１８】（ｂ）上記（ａ）により、ゲート電圧ＯＮ
時のライズタイム及びゲート電圧ＯＦＦ時のフォールタ
イムが低減できることから、ターンオンディレイタイム
及びゲート電圧ＯＦＦ時のターンオフディレイタイムが
低減できる。従って、ドライブ損失の低減も達成でき
る。
【００１９】（ｃ）上記（ｂ）により、ターンオフ時の
跳ね上がり電圧を低減することができ、スイッチング損
失が低減できる。また、跳ね上がり電圧とドレイン耐圧
とのマージンが大きくなり、ドリフト層の低抵抗化及び
薄膜化が可能になり、低オン抵抗化を図ることができ
る。従って、同一オン抵抗でチップボンディングがで
き、チップコスト低減につながる。
【００２０】（ｄ）縦型ＭＯＳＦＥＴの高速スイッチン
グ特性を改善できるため、オン抵抗とスイッチング損失
のトレードオフ特性が改善されアプリケーションへの適
用範囲が広がる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２２】（実施形態１）本実施形態１では縦型絶縁
ゲート電界効果トランジスタ（縦型高耐圧ＭＯＳＦＥ
Ｔ）に本発明を適用した例について説明する。
【００２３】本実施形態１の半導体装置１０は、図３に
示すような外観形状をしている。図３は本実施形態１の
半導体装置の一部を切り欠いた状態の平面図である。絶
縁性樹脂で形成される封止体（パッケージ）１１の一端
から３本のリード１２が並んで突出している。中央のリ
ード１２がドレインリード（Ｄ）となり、左側のリード
１２がゲートリード（Ｇ）となり、右側のリード１２が
ソースリード（Ｓ）となっている。
【００２４】中央のドレインリード（Ｄ）の封止体１１
内に位置する先端は幅広のヘッダ１３となり、その主面
（上面）には接合材を介して半導体素子（半導体チッ
プ）１が固定されている。半導体チップ１の上面のゲー
ト用ワイヤボンディングパッド２と、ゲートリード
（Ｇ）の内端は導電性のワイヤ１４で電気的に接続され
ている。また、ソース用ワイヤボンディングパッド１５
と、ソースリード（Ｓ）の内端は導電性のワイヤ１４で
電気的に接続されている。ソース用ワイヤボンディング
パッド１５とソースリード（Ｓ）は複数本のワイヤ１４
（特に限定はされないが、図３では２本となってい
る。）で接続されている。
【００２５】ゲートリード（Ｇ）及びソースリード
（Ｓ）のワイヤ１４が接続される部分、換言するなら
ば、封止体１１によって被われるリード部分は幅広（幅
広部１２ａ）となっている。これにより、ワイヤボンデ
ィングが容易となるとともに、ゲートリード（Ｇ）及び
ソースリード（Ｓ）は封止体１１から抜け難くなる。
【００２６】また、図示はしないがヘッダ１３の裏面は
封止体１１の底面に露出する構造となり、半導体チップ
１で発熱した熱をヘッダ１３の表面から放散するように
なっている。
【００２７】リード１２及びヘッダ１３は一部で厚さが
異なる異形金属板を、例えばプレスで打ち抜いて形成す
るものであり、ヘッダ１３部分が厚く、リード１２部分
が薄くなる構造で、封止体１１の一面の途中高さからリ
ード１２がそれぞれ突出する構造になっている。また、
ヘッダ１３の構造はこれに限定されるものではない。例
えば、封止体１１から外れてヘッダ１３部分が突出し、
かつヘッダ１３に取付用の穴が設けられている等のもの
であってもよいことは勿論である。
【００２８】本実施形態１の半導体装置１０に組み込ま
れる縦型ＭＯＳＦＥＴは、例えば、図４においてそのト
ランジスタセル部分を示すがトレンチ型縦型ＭＯＳＦＥ
Ｔセルとなっている。
【００２９】本実施形態１による縦型ＭＯＳＦＥＴのセ
ル（トランジスタセル）は、例えば、図４に示すような
断面構造となっている。このようなセルは、単一の縦型
ＭＯＳＦＥＴにあって、規則正しく多数配置されてい
る。
【００３０】セル（トランジスタセル）２０は、第１導
電形（たとえばｎ形）のシリコン基板２１の主面（上
面）に設けられる。このシリコン基板２１の主面には第
１導電形の低濃度層２２が設けられている。この低濃度
層２２上には、厚さが数μｍとなる第２導電形（ｐ形）
のチャネル形成層２３が設けられている。また、このチ
ャネル形成層２３上にはｐ＋形領域２４で分断されるｎ
＋形のソース領域２５が形成されている。また、前記ｐ
＋形領域２４に対応するシリコン基板２１と低濃度層２
２との間にはｎ＋形のウエル（リーチスルー層）２６が
形成されている。
【００３１】また、前記ｐ＋形領域２４及びその周囲の
ソース領域２５を囲むようにトレンチ（深溝）２７が形
成されている。このトレンチ２７はチャネル形成層２３
を貫いて低濃度層２２にまで到達している。トレンチ２
７には、トレンチ２７の内壁を被うようにゲート絶縁膜
（ゲート酸化膜）３０が設けられている。また、トレン
チ２７内にはゲート酸化膜３０に重なりかつトレンチ２
７を埋めるようにポリシリコン膜からなるゲート電極３
１が形成されている。
【００３２】また、前記ゲート電極３１及びゲート酸化
膜３０は絶縁膜３２で被われている。また、前記ｐ＋形
領域２４及びソース領域２５に接触するように選択的に
ソース電極３３が形成されている。さらに、シリコン基
板２１の裏面にはドレイン電極３４が形成されている。
【００３３】なお、半導体チップ１の周辺部分は、図５
に示すような構造になっている。同図において、シリコ
ン基板２１の表層部分にはウエル２６及び前記ゲート電
極３１が設けられている。ゲート電極３１は、ウエル２
６及びこのウエル２６の表面からシリコン基板２１の表
面に掛けて延在するＬＯＣＯＳ膜４０上に設けられる周
辺ゲート配線３ａｂ，３ａｃに導体３６を介してゲート
用ワイヤボンディングパッド２に電気的に接続されてい
る。
【００３４】半導体チップ１の最外周部分にはガードリ
ング４１が設けられている。また、半導体チップ１の表
面は絶縁体からなる保護膜（パッシベーション膜）４２
で被われている。
【００３５】なお、図６は本実施形態１の構成が適用で
きる縦型ＤＳＡＭＯＳＦＥＴの周辺構造を示す半導体チ
ップの模式的断面図である。
【００３６】図２は半導体チップ１の電極パターンを示
す模式的平面図であり、ゲート用ワイヤボンディングパ
ッド２と、ソース用ワイヤボンディングパッド１５を有
する。ゲート用ワイヤボンディングパッド２及びソース
用ワイヤボンディングパッド１５を除く部分は保護膜
（パッシベーション膜）４２で被われている。
【００３７】図１は半導体チップ１の表面のゲート配線
パターンを示す模式図である。そして、これが本発明の
特徴の一つであるが、図１に示すように、図示しないト
ランジスタセルの各ゲート電極に電流を供給するＭＯＳ
ゲート配線４は、図１５の場合と略同様となるが、ＭＯ
Ｓゲート配線４は終端（先端）が存在するパターンとな
る点と、隣接するＭＯＳゲート配線４同士が矢印で示す
ように相互に逆方向に電流が流れる点が異なる。ゲート
配線はポリシリコン膜で形成されている。
【００３８】本実施形態１のゲート配線は、図１の四角
形状の半導体チップ（半導体素子）の平面図に示すよう
になっている。ここでは図１５の場合と同様に説明の便
宜上、半導体チップ１の図中左の辺を第１の辺１ａと
し、上の辺を第２の辺１ｂ、下の辺を第３の辺１ｃ、右
の辺を第４の辺１ｄとする。
【００３９】半導体チップ１の第１の辺１ａに近接し、
かつ第１の辺１ａの中央寄りの位置には、四角形のゲー
ト用ワイヤボンディングパッド２が設けられている。こ
のゲート用ワイヤボンディングパッド２の第１の辺１ａ
に沿う辺の両端から第１の辺１ａに沿って細い周辺ゲー
ト配線３ａｂ，３ａｃが延在している。この周辺ゲート
配線３ａｂ，３ａｃは第２の辺１ｂ及び第３の辺１ｃに
至る寸前でそれぞれ曲がり、それぞれ第２の辺１ｂ及び
第３の辺１ｃに沿って延在し、それぞれ第４の辺１ｄの
寸前で止まるパターンになっている。
【００４０】第２の辺１ｂ及び第３の辺１ｃに沿って延
在する周辺ゲート配線３ａｂ，３ａｃからは、第１の辺
１ａに平行に所定ピッチでＭＯＳゲート配線４が延在し
ている。これらＭＯＳゲート配線４は周辺ゲート配線３
ａｂ，３ａｃには繋がらない構造になっている。ＭＯＳ
ゲート配線４の先端は周辺ゲート配線３ａｂ，３ａｃか
ら所定距離離れた位置にある。
【００４１】また、周辺ゲート配線３ａｂから延在する
ＭＯＳゲート配線４と、周辺ゲート配線３ａｃから延在
するＭＯＳゲート配線４は交互に延在するパターンにな
っている。ゲート用ワイヤボンディングパッド２に対応
する領域の周辺ゲート配線３ａｂ，３ａｃから延在する
ＭＯＳゲート配線４はゲート用ワイヤボンディングパッ
ド２の縁から所定の距離離れた位置まで延在している。
周辺ゲート配線３ａｂ，３ａｃから延在するＭＯＳゲー
ト配線４の各間にゲート用ワイヤボンディングパッド２
の縁からＭＯＳゲート配線４が延在している。このゲー
ト用ワイヤボンディングパッド２から延在するＭＯＳゲ
ート配線４の先端も周辺ゲート配線３ａｂ，３ａｃから
所定の距離離れた位置まで延在している。
【００４２】換言するならば、周辺ゲート配線３ａｂ，
３ａｃから延在するＭＯＳゲート配線４の間には、ゲー
ト用ワイヤボンディングパッド２が存在する領域ではゲ
ート用ワイヤボンディングパッド２から延在するＭＯＳ
ゲート配線４が延在し、ゲート用ワイヤボンディングパ
ッド２から外れた領域では周辺ゲート配線３ａｃ，３ａ
ｂから延在するＭＯＳゲート配線４が位置するようにな
る。そして、隣合うＭＯＳゲート配線４の先端位置は周
辺ゲート配線３ａｂ寄りと周辺ゲート配線３ａｃ寄りと
交互に変わることになる。
【００４３】この結果、ゲート電流の流れる向きは、図
１において矢印で示すように、隣接するＭＯＳゲート配
線４間で交互に逆となる。
【００４４】ゲート電流波形はゲート抵抗、ゲートイン
ダクタンス及びゲート−ソース間容量で決まる。ゲート
インダクタンスは隣接する配線間でゲート電流の流れる
向きを相反する方向にすることで相互インダクタンスに
よりキャンセルできる。即ち、本実施形態１において
は、隣接する全てのＭＯＳゲート配線４間でゲート電流
の流れる向きが相反する方向になる。従って、ゲートイ
ンダクタンスを低減することができる。
【００４５】ゲートインダクタンスを低減すると、ゲー
ト電流の立ち上がり及び立ち下がりが速くなり（ｄｉ／
ｄｔ：大）、ターンオンディレイタイム及びライズタイ
ムが低減できる。従って、ドライブ損失低減及びスイッ
チング損失低減が可能となる。図７はゲート電流及びゲ
ート電圧並びにドレイン電流波形を示すグラフであり、
図７（ａ）のグラフが本発明によるものであり、図７
（ｂ）は図１５に示すＭＯＳゲート配線の例のグラフで
ある。図７（ｂ）に示すターンオンディレイタイムｇ及
びライズタイムｆは、本発明の場合では図７（ａ）のグ
ラフに示すように短縮される。
【００４６】本実施形態１による半導体装置１０（縦型
パワーＭＯＳＦＥＴ）は、例えば、図８に示すように、
ＣＰＵを制御する制御装置に使用できる。この制御装置
では、制御ＩＣ５０に２個の半導体装置１０が並列接続
状態で使用される。一方の縦型パワーＭＯＳＦＥＴには
並列にツエナーダイオード５３が接続されている。２個
の縦型パワーＭＯＳＦＥＴからの出力はコンデンサ５１
及びコイル５２によるフィルター回路によって濾波され
てＣＰＵに送られる。
【００４７】本実施形態１によれば以下の効果を有す
る。（１）低オン抵抗を持つ縦型パワーＭＯＳＦＥＴ
で、各トランジスタセルのゲート電極にゲート電位を供
給する第２のゲート配線（ＭＯＳゲート配線４）におい
ては、隣り合う第２のゲート配線（ＭＯＳゲート配線
４）同士は相互に逆方向に電流が流れることから、ゲー
トインピーダンスが低減される。この結果、ゲート電圧
ＯＮ時のライズタイム及びゲート電圧ＯＦＦ時のフォー
ルタイムが低減でき、スイッチング損失低減が容易にな
る。
【００４８】（２）上記（１）により、ゲート電圧ＯＮ
時のライズタイム及びゲート電圧ＯＦＦ時のフォールタ
イムが低減できることから、ターンオンディレイタイム
及びゲート電圧ＯＦＦ時のターンオフディレイタイムが
低減できる。従って、ドライブ損失の低減も達成でき
る。
【００４９】（３）上記（２）により、ターンオフ時の
跳ね上がり電圧を低減することができ、スイッチング損
失が低減できる。また、跳ね上がり電圧とドレイン耐圧
とのマージンが大きくなり、ドリフト層の低抵抗化及び
薄膜化が可能になり、低オン抵抗化を図ることができ
る。従って、同一オン抵抗でチップボンディングがで
き、チップコスト低減につながる。
【００５０】（４）縦型パワーＭＯＳＦＥＴの高速スイ
ッチング特性を改善できるため、オン抵抗とスイッチン
グ損失のトレードオフ特性が改善されアプリケーション
への適用範囲が広がる。
【００５１】なお、例えば、ソースインダクタンスにお
いても前記ゲートインダクタンスと同様に相互インダク
タンスの効果を使用することができる。ターンオフ時の
ドレインの跳ね上がり電圧は、ドレイン電流ｉｄ及びソ
ース配線インダクタンスのＬ・ｄｉ／ｄｔに左右され
る。従って、ソースインダクタンス低減することで跳ね
上がり電圧を抑制することが可能になる。電流と電圧の
積であるパワー波形は跳ね上がり電圧がピークの時が最
大となる。従って、スイッチング損失損失に跳ね上がり
電圧を低減することが非常に有効である。
【００５２】また、ソースインダクタンス低減により、
ターンオフ時に瞬間的に持ち上がるゲート−ソース間の
電位差を低減できるので、待機時の誤動作を防止するこ
とができる。従って、低しきい値電圧化が可能になり、
低電圧駆動が容易になる。
【００５３】図９は本実施形態１の第１変形例によるゲ
ート配線パターンを示す半導体チップの模式的平面図で
ある。第１変形例においては、周辺ゲート配線３ａｂ，
３ａｃ（第１のゲート配線）はポリシリコン膜で形成さ
れているとともに、この周辺ゲート配線３ａｂ，３ａｃ
の上には、点々を付して示すようにアルミニウム配線５
５が重ねて設けられている。この結果、ゲート配線はさ
らにオン抵抗が低減されることになる。
【００５４】図１０は本実施形態１の第２変形例による
ゲート配線パターンを示す半導体チップの模式的平面図
である。第２変形例においては、周辺ゲート配線３ａ
ｂ，３ａｃ（第１のゲート配線）はポリシリコン膜で形
成されているとともに、これら周辺ゲート配線３ａｂ，
３ａｃ上には、点々を付して示すようにアルミニウム配
線５５が重ねて設けられている。また、ＭＯＳゲート配
線４（第２のゲート配線）はポリシリコン膜で形成され
ているとともに、ＭＯＳゲート配線４の一部上には、点
々を付して示すようにアルミニウム配線５６が重ねて設
けられている。
【００５５】この結果、ゲート配線はさらにオン抵抗が
低減されることになる。
【００５６】（実施形態２）図１１は本発明の他の実施
形態（実施形態２）である半導体装置１０の一部を示す
模式的平面図である。本実施形態２では、ゲートワイヤ
１４Ｇとソースワイヤ１４Ｓが交互に配置されるように
半導体チップ１におけるゲート用ワイヤボンディングパ
ッド２とソース用ワイヤボンディングパッド１５が選択
的に配置されるとともに、これに対応してゲートリード
１２Ｇとソースリード１２Ｓも交互に配置されている。
そしてゲートリード１２Ｇの先端延長上にゲート用ワイ
ヤボンディングパッド２が位置し、ソースリード１２Ｓ
の先端延長上にソース用ワイヤボンディングパッド１５
が位置し、それぞれゲートワイヤ１４Ｇ及びソースワイ
ヤ１４Ｓで電気的に接続されている。
【００５７】本実施形態２では、パッケージ内において
半導体チップ１とインナーリード間のゲートインダクタ
ンスを低減することができる。従って、よりスイッチン
グ損失を低減することができる。
【００５８】（実施形態３）図１２乃至図１４は本発明
の他の実施形態（実施形態３）である半導体装置に係わ
る図である。図１２は半導体装置の一部を示す模式的平
面図、図１３は図１２のＡ−Ａ線に沿う断面図、図１４
は図１２のＢ−Ｂ線に沿う断面図である。
【００５９】本実施形態３の半導体装置１０は、図１２
乃至図１４に示すように、封止体１１の内外に亘って延
在するリード１２の内端部分と、封止体１１の内部に封
止される半導体チップ１の電極を金属板で電気的に接続
する構成になっている。また、電流の向きが相反するよ
うに金属板は２層構造になっている。
【００６０】半導体装置１０は、図１２に示すように、
四角形の封止体１１の左右両端にそれぞれ幅広のリード
を突出させる構造になっている。封止体１１の左端から
は幅広のソースリード１２Ｓと、このソースリード１２
Ｓに比較すると充分幅が狭いゲートリード１２Ｇが突出
している。また、封止体１１の右端からは幅広のドレイ
ンリード１２Ｄと、このドレインリード１２Ｄに比較す
ると充分幅が狭いソースリード１２Ｓが突出している。
ドレインリード１２Ｄは封止体１１内に位置する幅広の
ヘッダ１３に連なっている。
【００６１】前記ヘッダ１３上には接続用電極パッドの
パターンが異なるが前記実施形態１と略同様の構造の半
導体チップ１が固定されている。半導体チップ１の上面
は左側に左辺に沿って長くゲート電極接続パッド６０Ｇ
が設けられるとともに、右側には幅広にソース電極接続
パッド６０Ｓが設けられている。半導体チップ１の裏面
にはドレイン電極が設けられ、ヘッダ１３に電気的に接
続されている。
【００６２】図１２及び図１３に示すように、半導体チ
ップ１のゲート電極接続パッド６０Ｇと封止体１１の左
側に位置するゲートリード１２Ｇは金属板６１Ｇで電気
的に接続されている。また、この金属板６１Ｇの上方に
非接触状態で重なるように金属板６１Ｓが配置されてい
る。この金属板６１Ｓは、図１２及び図１４に示すよう
に、半導体チップ１のソース電極接続パッド６０Ｓとソ
ースリード１２Ｓを電気的に接続している。また、図１
２及び図１４に示すように、封止体１１の右側に位置す
るソースリード１２Ｓとソース電極接続パッド６０Ｓは
他の金属板６１Ｓで電気的に接続されている。これら金
属板も封止体１１に被われている。
【００６３】本実施形態３の半導体装置１０において
は、半導体チップ１の各電極接続パッドとリードとの接
続を所定幅を有する金属板で接続するとともに、このよ
うな構成によるゲート配線とソース配線が相互に非接触
状態で重なり合うように配置され、かつ電流の向きが相
反するような構成（２層構造）になっている。また、ソ
ース配線（金属板）とドレインリードが非接触状態で重
なり合いかつ電流の向きが相反するように形成されてい
ることから、前記実施形態１と同様にゲートインダクタ
ンス及びソースインダクタンスの低減を図ることができ
る。従って、オン抵抗及びスイッチング損失の低減が図
れるとともに高速駆動が可能な縦型構造のトランジスタ
を提供することができる。
【００６４】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例え
ば、本発明は縦型パワーＭＯＳＦＥＴ以外の高周波ＭＯ
ＳＦＥＴやＩＧＢＴにも同様に適用でき同様な効果を奏
する。
【００６５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６６】（１）オン抵抗及びスイッチング損失の低
減を図ることができる高速駆動が可能な縦型構造のトラ
ンジスタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である半導
体装置におけるゲート配線パターンを示す半導体チップ
の模式的平面図である。
【図２】本実施形態１の半導体装置における半導体チッ
プの電極パターンを示す模式的平面図である。
【図３】本実施形態１の半導体装置を示す一部を切り欠
いた状態の平面図である。
【図４】本実施形態１の半導体装置における縦型電界効
果トランジスタのセル部分を示す半導体チップの模式的
断面図である。
【図５】本実施形態１の半導体装置における縦型トレン
チＭＯＳＦＥＴ周辺構造を示す半導体チップの模式的断
面図である。
【図６】本実施形態１の構成が適用できる縦型ＤＳＡＭ
ＯＳＦＥＴの周辺構造を示す半導体チップの模式的断面
図である。
【図７】本実施形態１の半導体装置におけるＭＯＳＦＥ
Ｔのターンオン波形図と、改善前のターンオン波形図で
ある。
【図８】本実施形態１の半導体装置を使用したＶＲＭ応
用例による回路図である。
【図９】本実施形態１の第１変形例によるゲート配線パ
ターンを示す半導体チップの模式的平面図である。
【図１０】本実施形態１の第２変形例によるゲート配線
パターンを示す半導体チップの模式的平面図である。
【図１１】本発明の他の実施形態（実施形態２）である
半導体装置の一部を示す模式的平面図である。
【図１２】本発明の他の実施形態（実施形態３）である
半導体装置の一部を示す模式的平面図である。
【図１３】図１２のＡ−Ａ線に沿う断面図である。
【図１４】図１２のＢ−Ｂ線に沿う断面図である。
【図１５】従来のゲート配線パターンを示す半導体チッ
プの模式的平面図である。
【符号の説明】
１…半導体チップ（半導体素子）、１ａ…第１の辺、１
ｂ…第２の辺、１ｃ…第３の辺、１ｄ…第４の辺、２…
ゲート用ワイヤボンディングパッド、３ａｂ，３ａｃ…
周辺ゲート配線、４…ＭＯＳゲート配線、１０…半導体
装置、１１…封止体、１２…リード、１２Ｄ…ドレイン
リード、１２Ｇ…ゲートリード、１２Ｓ…ソースリー
ド、１３…ヘッダ、１４…ワイヤ、１４Ｇ…ゲートワイ
ヤ、１４Ｓ…ソースワイヤ、１５…ソース用ワイヤボン
ディングパッド、１６…エピタキシャル層、１７…ウエ
ル、２０…セル（トランジスタセル）、２１…シリコン
基板、２２…低濃度層、２３…チャネル形成層、２４…
ｐ＋形領域、２５…ソース領域、２６…ウエル、２７…
トレンチ（深溝）、３０…ゲート絶縁膜（ゲート酸化
膜）、３１…ゲート電極、３２…絶縁膜、３３…ソース
電極、３４…ドレイン電極、３６…導体、４０…ＬＯＣ
ＯＳ膜、４１…ガードリング、４２…保護膜（パッシベ
ーション膜）、５０…制御ＩＣ、５１…コンデンサ、５
２…コイル、５３…ツエナーダイオード、５５，５６…
アルミニウム配線、６０Ｇ…ゲート電極接続パッド、６
０Ｓ…ソース電極接続パッド、６１Ｇ…金属板、６１Ｓ
…金属板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/28 ３０１ Ｈ０１Ｌ 21/28 ３０１Ａ 21/3205 21/88 Ｑ 21/822 27/04 Ｅ 27/04 (72)発明者 林 初男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 小谷野 雅史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 BB01 CC05 FF11 FF13 GG09 GG18 HH16 5F033 HH04 HH08 MM05 UU03 VV06 XX08 5F038 AV06 AZ03 AZ06 BE07 CA09 CD18 EZ20

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、この半導体基板に並列接
    続状態で形成される複数の縦型構造のトランジスタセル
    と、前記半導体基板の表面に設けられるゲート電位給電
    部と、前記半導体基板に設けられ前記ゲート電位給電部
    に電気的に接続される第１のゲート配線と、前記半導体
    基板に設けられ前記第１のゲート配線に電気的に接続さ
    れかつ前記各トランジスタセルのゲート電極に接続され
    る第２のゲート配線とを有する半導体装置であって、前
    記第２のゲート配線は前記第１のゲート配線から延在し
    て先端を有する構造となるとともに、隣接して延在する
    前記第２のゲート配線同士は電流の流れ方向が相互に逆
    の方向になるように前記第１のゲート配線から延在して
    いることを特徴とする半導体装置。
  2. 【請求項２】 前記第１のゲート配線はポリシリコン膜
    で形成されているとともに、前記第１のゲート配線上に
    はアルミニウム配線が重ねて設けられていることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第２のゲート配線はポリシリコン膜
    で形成されているとともに、前記第２のゲート配線の少
    なくとも一部の上にはアルミニウム配線が重ねて設けら
    れていることを特徴とする請求項１に記載の半導体装
    置。
  4. 【請求項４】 封止体と、前記封止体内に位置する半導
    体チップと、前記封止体の内外に亘って延在する複数の
    リードと、前記半導体チップの電極と前記封止体内に位
    置するリードの内端を電気的に接続する導電性のワイヤ
    とを有し、前記半導体チップには縦型電界効果トランジ
    スタセルが並列接続状態で複数組み込まれ、半導体チッ
    プの表面にはゲート電極とソース電極が交互に並んでそ
    れぞれ複数配置されるとともに、前記各電極に対応して
    リードが並び、前記各電極と前記対応した各リードは前
    記ワイヤによって接続されていることを特徴とする半導
    体装置。
  5. 【請求項５】 封止体と、前記封止体内に位置する半導
    体チップと、前記封止体の内外に亘って延在する複数の
    リードと、前記半導体チップの電極と前記封止体内に位
    置するリードの内端を電気的に接続する導電性の金属板
    とを有し、前記半導体チップには縦型電界効果トランジ
    スタセルが並列接続状態で複数組み込まれ、半導体チッ
    プの表面にはゲート電極及びソース電極並びにドレイン
    電極が配置され、前記半導体チップの一端側にはソース
    リードとドレインリードが並ぶとともに他端側にはソー
    スリードとゲートリードが並び、前記一端側のソースリ
    ード及びドレインリードにそれぞれ接続される前記金属
    板は相互に一部で所定の間隔を隔てて重なり、前記他端
    側のソースリード及びゲートリードにそれぞれ接続され
    る前記金属板は相互に一部で所定の間隔を隔てて重なる
    ように構成されていることを特徴とする半導体装置。
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