JP2003017697A - 半導体装置 - Google Patents
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Abstract
グ損失の低減。 【解決手段】 半導体基板と、この半導体基板に並列接
続状態で形成される複数の縦型電界効果トランジスタセ
ルと、前記半導体基板の表面に設けられるゲート電位給
電部と、前記半導体基板に設けられ前記ゲート電位給電
部に電気的に接続される第1のゲート配線と、前記半導
体基板に設けられ前記第1のゲート配線に電気的に接続
されかつ前記各トランジスタセルのゲート電極に接続さ
れる第2のゲート配線とを有する半導体装置であって、
前記第2のゲート配線は前記第1のゲート配線から延在
して先端を有する構造となるとともに、隣接して延在す
る前記第2のゲート配線同士は電流の流れ方向が相互に
逆の方向になるように前記第1のゲート配線から延在し
ている。
Description
ば、縦型MOSFET(Metal Oxide Semiconductor Fi
eld Effect Transistor:電界効果トランジスタ)やI
GBT(InsulatedGate Bipolar Transistor)を組み込
んだ半導体装置に係わり、オン抵抗の低減及びスイッチ
損失低減技術に適応して有効な技術に関する。
ET)に対しては、オン抵抗の低減とともに高速化及び
低電圧駆動化が要求されている。縦型MOSFETにつ
いては、例えば、特許第2908818号公報(特願平1-24016
7号)に記載されている。また、特許第2644515号公報
(特願昭63-16485号)には、オン抵抗を低減する技術に
ついて記載されている。この文献には、DSA型及びト
レンチ型の縦型MOSFETについて記載されている。
ータやインバータにおけるスイッチング損失を低減する
技術が開示されている。この文献には、例えば、インバ
ータとコンデンサを平行平板を用い、相互インダクタン
スの効果によって配線の低インダクタンス化を図る技術
が開示されている。即ち、この技術はコンバータやイン
バータの半導体素子外の回路部配線の低インダクタンス
化の技術であり、MOSFET内部の低インダクタンス
化については記載されていない。
T(縦型パワーMOSFET)は、微細化技術による単
位セルサイズの縮小化により、低オン抵抗化が進められ
ている。これは、一例であるが、従来のポリシリコンで
ゲートを形成した縦型MOSFETのpoly−Siゲ
ートパターンは、図15の四角形状の半導体チップ(半
導体素子)の平面図に示すようになっている。ここで、
説明の便宜上、半導体チップ1の図中左の辺を第1の辺
1aとし、上の辺を第2の辺1b、下の辺を第3の辺1
c、右の辺を第4の辺1dとする。
かつ第1の辺1aの中央寄りの位置には、四角形のゲー
ト用ワイヤボンディングパッド2が設けられている。こ
のゲート用ワイヤボンディングパッド2の第1の辺1a
に沿う辺の両端から第1の辺1aに沿って細い周辺ゲー
ト配線3ab,3acが延在している。この周辺ゲート
配線3ab,3acは第2の辺1b及び第3の辺1cに
至る寸前でそれぞれ曲がり、それぞれ第2の辺1b及び
第3の辺1cに沿って延在し、それぞれ第4の辺1dの
寸前で止まるパターンになっている。この周辺ゲート配
線3ab,3acも前記ゲート用ワイヤボンディングパ
ッド2と同様にポリシリコン膜で形成されている。
MOSゲート配線4が設けられている。これらMOSゲ
ート配線4は、ゲート用ワイヤボンディングパッド2が
存在する領域においては周辺ゲート配線3abとゲート
用ワイヤボンディングパッド2を接続するように配置さ
れるとともに、ゲート用ワイヤボンディングパッド2と
周辺ゲート配線3acを接続するように配置される。ま
たゲート用ワイヤボンディングパッド2から外れる領域
では周辺ゲート配線3abと周辺ゲート配線3acを接
続するように配置される。例えば、前記MOSゲート配
線4は所定ピッチに配置されている。MOSゲート配線
4もポリシリコン膜で形成されている。MOSゲート配
線4は図示しない複数のMOSFETセルの各ゲート電
極に電気的に接続される構成になっている。
ゲートとの間(ドレイン−ゲート間)の酸化膜が帰還容
量として存在するため、高速化において横型MOSFE
Tに比べ不利であった。しかしながら、横型MOSFE
Tでは低オン抵抗化が難しいために、縦型MOSFET
で高速化が要求されている。
レンチゲートMOSFETの開発により、高速化をチッ
プの小型化(シュリンク)で対応してきた。
技術の他に、低ゲート抵抗化及び低ゲートインダクタン
ス化が考えられる。
おいて、低オン抵抗を維持したまま更に高速化を図るた
めに、ゲートチャージ電荷量の低減に注目し開発してき
た。しかしながら、最近高速化に効くパラメータとし
て、ゲート抵抗及びゲートインダクタンス、ソースイン
ダクタンスも無視できないことが分かってきた。
インダクタンスを低減する方法として、チップ内部、パ
ッケージ内ワイヤに流れる電流の方向に注目して検討し
た。図15では、例えば、ゲートチャージ電荷方向(電
流方向)について検証してみると、給電点であるゲート
用ワイヤボンディングパッドに供給される電流は、周辺
ゲート配線3ab,3acを流れた後MOSゲート配線
4を流れ、各MOSFETのゲート電極に供給される。
即ち、周辺ゲート配線3ab,3acやゲート用ワイヤ
ボンディングパッド2からMOSゲート配線4に流れ込
む電流の向きは矢印のように同じ向きになる。
向きを隣接する電流路間で相反する方向にすることによ
って相互誘導によってトータルのインダクタンス(相互
インダクタンス)を低減できる点に気が付き本発明をな
した。
グ損失の低減が図れる高速駆動が可能な縦型構造のトラ
ンジスタを有する半導体装置を提供することにある。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
列接続状態で形成される複数の縦型電界効果トランジス
タセルと、前記半導体基板の表面に設けられるゲート電
位給電部と、前記半導体基板に設けられ前記ゲート電位
給電部に電気的に接続される第1のゲート配線と、前記
半導体基板に設けられ前記第1のゲート配線に電気的に
接続されかつ前記各トランジスタセルのゲート電極に接
続される第2のゲート配線とを有する半導体装置であっ
て、前記第2のゲート配線は前記第1のゲート配線から
延在して先端を有する構造となるとともに、隣接して延
在する前記第2のゲート配線同士は電流の流れ方向が相
互に逆の方向になるように前記第1のゲート配線から延
在している。前記第1のゲート配線はポリシリコン膜で
形成されている。
抵抗を持つ縦型MOSFETで、各トランジスタセルの
ゲート電極にゲート電位を供給する第2のゲート配線に
おいては、隣り合う第2のゲート配線同士は相互に逆方
向に電流が流れることから、ゲートインピーダンスが低
減される。この結果、ゲート電圧ON時のライズタイム
及びゲート電圧OFF時のフォールタイムが低減でき、
スイッチング損失低減が容易になる。
時のライズタイム及びゲート電圧OFF時のフォールタ
イムが低減できることから、ターンオンディレイタイム
及びゲート電圧OFF時のターンオフディレイタイムが
低減できる。従って、ドライブ損失の低減も達成でき
る。
跳ね上がり電圧を低減することができ、スイッチング損
失が低減できる。また、跳ね上がり電圧とドレイン耐圧
とのマージンが大きくなり、ドリフト層の低抵抗化及び
薄膜化が可能になり、低オン抵抗化を図ることができ
る。従って、同一オン抵抗でチップボンディングがで
き、チップコスト低減につながる。
グ特性を改善できるため、オン抵抗とスイッチング損失
のトレードオフ特性が改善されアプリケーションへの適
用範囲が広がる。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
ゲート電界効果トランジスタ(縦型高耐圧MOSFE
T)に本発明を適用した例について説明する。
示すような外観形状をしている。図3は本実施形態1の
半導体装置の一部を切り欠いた状態の平面図である。絶
縁性樹脂で形成される封止体(パッケージ)11の一端
から3本のリード12が並んで突出している。中央のリ
ード12がドレインリード(D)となり、左側のリード
12がゲートリード(G)となり、右側のリード12が
ソースリード(S)となっている。
内に位置する先端は幅広のヘッダ13となり、その主面
(上面)には接合材を介して半導体素子(半導体チッ
プ)1が固定されている。半導体チップ1の上面のゲー
ト用ワイヤボンディングパッド2と、ゲートリード
(G)の内端は導電性のワイヤ14で電気的に接続され
ている。また、ソース用ワイヤボンディングパッド15
と、ソースリード(S)の内端は導電性のワイヤ14で
電気的に接続されている。ソース用ワイヤボンディング
パッド15とソースリード(S)は複数本のワイヤ14
(特に限定はされないが、図3では2本となってい
る。)で接続されている。
(S)のワイヤ14が接続される部分、換言するなら
ば、封止体11によって被われるリード部分は幅広(幅
広部12a)となっている。これにより、ワイヤボンデ
ィングが容易となるとともに、ゲートリード(G)及び
ソースリード(S)は封止体11から抜け難くなる。
封止体11の底面に露出する構造となり、半導体チップ
1で発熱した熱をヘッダ13の表面から放散するように
なっている。
異なる異形金属板を、例えばプレスで打ち抜いて形成す
るものであり、ヘッダ13部分が厚く、リード12部分
が薄くなる構造で、封止体11の一面の途中高さからリ
ード12がそれぞれ突出する構造になっている。また、
ヘッダ13の構造はこれに限定されるものではない。例
えば、封止体11から外れてヘッダ13部分が突出し、
かつヘッダ13に取付用の穴が設けられている等のもの
であってもよいことは勿論である。
れる縦型MOSFETは、例えば、図4においてそのト
ランジスタセル部分を示すがトレンチ型縦型MOSFE
Tセルとなっている。
ル(トランジスタセル)は、例えば、図4に示すような
断面構造となっている。このようなセルは、単一の縦型
MOSFETにあって、規則正しく多数配置されてい
る。
電形(たとえばn形)のシリコン基板21の主面(上
面)に設けられる。このシリコン基板21の主面には第
1導電形の低濃度層22が設けられている。この低濃度
層22上には、厚さが数μmとなる第2導電形(p形)
のチャネル形成層23が設けられている。また、このチ
ャネル形成層23上にはp+形領域24で分断されるn
+形のソース領域25が形成されている。また、前記p
+形領域24に対応するシリコン基板21と低濃度層2
2との間にはn+形のウエル(リーチスルー層)26が
形成されている。
ソース領域25を囲むようにトレンチ(深溝)27が形
成されている。このトレンチ27はチャネル形成層23
を貫いて低濃度層22にまで到達している。トレンチ2
7には、トレンチ27の内壁を被うようにゲート絶縁膜
(ゲート酸化膜)30が設けられている。また、トレン
チ27内にはゲート酸化膜30に重なりかつトレンチ2
7を埋めるようにポリシリコン膜からなるゲート電極3
1が形成されている。
膜30は絶縁膜32で被われている。また、前記p+形
領域24及びソース領域25に接触するように選択的に
ソース電極33が形成されている。さらに、シリコン基
板21の裏面にはドレイン電極34が形成されている。
に示すような構造になっている。同図において、シリコ
ン基板21の表層部分にはウエル26及び前記ゲート電
極31が設けられている。ゲート電極31は、ウエル2
6及びこのウエル26の表面からシリコン基板21の表
面に掛けて延在するLOCOS膜40上に設けられる周
辺ゲート配線3ab,3acに導体36を介してゲート
用ワイヤボンディングパッド2に電気的に接続されてい
る。
ング41が設けられている。また、半導体チップ1の表
面は絶縁体からなる保護膜(パッシベーション膜)42
で被われている。
きる縦型DSAMOSFETの周辺構造を示す半導体チ
ップの模式的断面図である。
す模式的平面図であり、ゲート用ワイヤボンディングパ
ッド2と、ソース用ワイヤボンディングパッド15を有
する。ゲート用ワイヤボンディングパッド2及びソース
用ワイヤボンディングパッド15を除く部分は保護膜
(パッシベーション膜)42で被われている。
パターンを示す模式図である。そして、これが本発明の
特徴の一つであるが、図1に示すように、図示しないト
ランジスタセルの各ゲート電極に電流を供給するMOS
ゲート配線4は、図15の場合と略同様となるが、MO
Sゲート配線4は終端(先端)が存在するパターンとな
る点と、隣接するMOSゲート配線4同士が矢印で示す
ように相互に逆方向に電流が流れる点が異なる。ゲート
配線はポリシリコン膜で形成されている。
形状の半導体チップ(半導体素子)の平面図に示すよう
になっている。ここでは図15の場合と同様に説明の便
宜上、半導体チップ1の図中左の辺を第1の辺1aと
し、上の辺を第2の辺1b、下の辺を第3の辺1c、右
の辺を第4の辺1dとする。
かつ第1の辺1aの中央寄りの位置には、四角形のゲー
ト用ワイヤボンディングパッド2が設けられている。こ
のゲート用ワイヤボンディングパッド2の第1の辺1a
に沿う辺の両端から第1の辺1aに沿って細い周辺ゲー
ト配線3ab,3acが延在している。この周辺ゲート
配線3ab,3acは第2の辺1b及び第3の辺1cに
至る寸前でそれぞれ曲がり、それぞれ第2の辺1b及び
第3の辺1cに沿って延在し、それぞれ第4の辺1dの
寸前で止まるパターンになっている。
在する周辺ゲート配線3ab,3acからは、第1の辺
1aに平行に所定ピッチでMOSゲート配線4が延在し
ている。これらMOSゲート配線4は周辺ゲート配線3
ab,3acには繋がらない構造になっている。MOS
ゲート配線4の先端は周辺ゲート配線3ab,3acか
ら所定距離離れた位置にある。
MOSゲート配線4と、周辺ゲート配線3acから延在
するMOSゲート配線4は交互に延在するパターンにな
っている。ゲート用ワイヤボンディングパッド2に対応
する領域の周辺ゲート配線3ab,3acから延在する
MOSゲート配線4はゲート用ワイヤボンディングパッ
ド2の縁から所定の距離離れた位置まで延在している。
周辺ゲート配線3ab,3acから延在するMOSゲー
ト配線4の各間にゲート用ワイヤボンディングパッド2
の縁からMOSゲート配線4が延在している。このゲー
ト用ワイヤボンディングパッド2から延在するMOSゲ
ート配線4の先端も周辺ゲート配線3ab,3acから
所定の距離離れた位置まで延在している。
3acから延在するMOSゲート配線4の間には、ゲー
ト用ワイヤボンディングパッド2が存在する領域ではゲ
ート用ワイヤボンディングパッド2から延在するMOS
ゲート配線4が延在し、ゲート用ワイヤボンディングパ
ッド2から外れた領域では周辺ゲート配線3ac,3a
bから延在するMOSゲート配線4が位置するようにな
る。そして、隣合うMOSゲート配線4の先端位置は周
辺ゲート配線3ab寄りと周辺ゲート配線3ac寄りと
交互に変わることになる。
1において矢印で示すように、隣接するMOSゲート配
線4間で交互に逆となる。
ダクタンス及びゲート−ソース間容量で決まる。ゲート
インダクタンスは隣接する配線間でゲート電流の流れる
向きを相反する方向にすることで相互インダクタンスに
よりキャンセルできる。即ち、本実施形態1において
は、隣接する全てのMOSゲート配線4間でゲート電流
の流れる向きが相反する方向になる。従って、ゲートイ
ンダクタンスを低減することができる。
ト電流の立ち上がり及び立ち下がりが速くなり(di/
dt:大)、ターンオンディレイタイム及びライズタイ
ムが低減できる。従って、ドライブ損失低減及びスイッ
チング損失低減が可能となる。図7はゲート電流及びゲ
ート電圧並びにドレイン電流波形を示すグラフであり、
図7(a)のグラフが本発明によるものであり、図7
(b)は図15に示すMOSゲート配線の例のグラフで
ある。図7(b)に示すターンオンディレイタイムg及
びライズタイムfは、本発明の場合では図7(a)のグ
ラフに示すように短縮される。
パワーMOSFET)は、例えば、図8に示すように、
CPUを制御する制御装置に使用できる。この制御装置
では、制御IC50に2個の半導体装置10が並列接続
状態で使用される。一方の縦型パワーMOSFETには
並列にツエナーダイオード53が接続されている。2個
の縦型パワーMOSFETからの出力はコンデンサ51
及びコイル52によるフィルター回路によって濾波され
てCPUに送られる。
る。(1)低オン抵抗を持つ縦型パワーMOSFET
で、各トランジスタセルのゲート電極にゲート電位を供
給する第2のゲート配線(MOSゲート配線4)におい
ては、隣り合う第2のゲート配線(MOSゲート配線
4)同士は相互に逆方向に電流が流れることから、ゲー
トインピーダンスが低減される。この結果、ゲート電圧
ON時のライズタイム及びゲート電圧OFF時のフォー
ルタイムが低減でき、スイッチング損失低減が容易にな
る。
時のライズタイム及びゲート電圧OFF時のフォールタ
イムが低減できることから、ターンオンディレイタイム
及びゲート電圧OFF時のターンオフディレイタイムが
低減できる。従って、ドライブ損失の低減も達成でき
る。
跳ね上がり電圧を低減することができ、スイッチング損
失が低減できる。また、跳ね上がり電圧とドレイン耐圧
とのマージンが大きくなり、ドリフト層の低抵抗化及び
薄膜化が可能になり、低オン抵抗化を図ることができ
る。従って、同一オン抵抗でチップボンディングがで
き、チップコスト低減につながる。
ッチング特性を改善できるため、オン抵抗とスイッチン
グ損失のトレードオフ特性が改善されアプリケーション
への適用範囲が広がる。
いても前記ゲートインダクタンスと同様に相互インダク
タンスの効果を使用することができる。ターンオフ時の
ドレインの跳ね上がり電圧は、ドレイン電流id及びソ
ース配線インダクタンスのL・di/dtに左右され
る。従って、ソースインダクタンス低減することで跳ね
上がり電圧を抑制することが可能になる。電流と電圧の
積であるパワー波形は跳ね上がり電圧がピークの時が最
大となる。従って、スイッチング損失損失に跳ね上がり
電圧を低減することが非常に有効である。
ターンオフ時に瞬間的に持ち上がるゲート−ソース間の
電位差を低減できるので、待機時の誤動作を防止するこ
とができる。従って、低しきい値電圧化が可能になり、
低電圧駆動が容易になる。
ート配線パターンを示す半導体チップの模式的平面図で
ある。第1変形例においては、周辺ゲート配線3ab,
3ac(第1のゲート配線)はポリシリコン膜で形成さ
れているとともに、この周辺ゲート配線3ab,3ac
の上には、点々を付して示すようにアルミニウム配線5
5が重ねて設けられている。この結果、ゲート配線はさ
らにオン抵抗が低減されることになる。
ゲート配線パターンを示す半導体チップの模式的平面図
である。第2変形例においては、周辺ゲート配線3a
b,3ac(第1のゲート配線)はポリシリコン膜で形
成されているとともに、これら周辺ゲート配線3ab,
3ac上には、点々を付して示すようにアルミニウム配
線55が重ねて設けられている。また、MOSゲート配
線4(第2のゲート配線)はポリシリコン膜で形成され
ているとともに、MOSゲート配線4の一部上には、点
々を付して示すようにアルミニウム配線56が重ねて設
けられている。
低減されることになる。
形態(実施形態2)である半導体装置10の一部を示す
模式的平面図である。本実施形態2では、ゲートワイヤ
14Gとソースワイヤ14Sが交互に配置されるように
半導体チップ1におけるゲート用ワイヤボンディングパ
ッド2とソース用ワイヤボンディングパッド15が選択
的に配置されるとともに、これに対応してゲートリード
12Gとソースリード12Sも交互に配置されている。
そしてゲートリード12Gの先端延長上にゲート用ワイ
ヤボンディングパッド2が位置し、ソースリード12S
の先端延長上にソース用ワイヤボンディングパッド15
が位置し、それぞれゲートワイヤ14G及びソースワイ
ヤ14Sで電気的に接続されている。
半導体チップ1とインナーリード間のゲートインダクタ
ンスを低減することができる。従って、よりスイッチン
グ損失を低減することができる。
の他の実施形態(実施形態3)である半導体装置に係わ
る図である。図12は半導体装置の一部を示す模式的平
面図、図13は図12のA−A線に沿う断面図、図14
は図12のB−B線に沿う断面図である。
乃至図14に示すように、封止体11の内外に亘って延
在するリード12の内端部分と、封止体11の内部に封
止される半導体チップ1の電極を金属板で電気的に接続
する構成になっている。また、電流の向きが相反するよ
うに金属板は2層構造になっている。
四角形の封止体11の左右両端にそれぞれ幅広のリード
を突出させる構造になっている。封止体11の左端から
は幅広のソースリード12Sと、このソースリード12
Sに比較すると充分幅が狭いゲートリード12Gが突出
している。また、封止体11の右端からは幅広のドレイ
ンリード12Dと、このドレインリード12Dに比較す
ると充分幅が狭いソースリード12Sが突出している。
ドレインリード12Dは封止体11内に位置する幅広の
ヘッダ13に連なっている。
パターンが異なるが前記実施形態1と略同様の構造の半
導体チップ1が固定されている。半導体チップ1の上面
は左側に左辺に沿って長くゲート電極接続パッド60G
が設けられるとともに、右側には幅広にソース電極接続
パッド60Sが設けられている。半導体チップ1の裏面
にはドレイン電極が設けられ、ヘッダ13に電気的に接
続されている。
ップ1のゲート電極接続パッド60Gと封止体11の左
側に位置するゲートリード12Gは金属板61Gで電気
的に接続されている。また、この金属板61Gの上方に
非接触状態で重なるように金属板61Sが配置されてい
る。この金属板61Sは、図12及び図14に示すよう
に、半導体チップ1のソース電極接続パッド60Sとソ
ースリード12Sを電気的に接続している。また、図1
2及び図14に示すように、封止体11の右側に位置す
るソースリード12Sとソース電極接続パッド60Sは
他の金属板61Sで電気的に接続されている。これら金
属板も封止体11に被われている。
は、半導体チップ1の各電極接続パッドとリードとの接
続を所定幅を有する金属板で接続するとともに、このよ
うな構成によるゲート配線とソース配線が相互に非接触
状態で重なり合うように配置され、かつ電流の向きが相
反するような構成(2層構造)になっている。また、ソ
ース配線(金属板)とドレインリードが非接触状態で重
なり合いかつ電流の向きが相反するように形成されてい
ることから、前記実施形態1と同様にゲートインダクタ
ンス及びソースインダクタンスの低減を図ることができ
る。従って、オン抵抗及びスイッチング損失の低減が図
れるとともに高速駆動が可能な縦型構造のトランジスタ
を提供することができる。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例え
ば、本発明は縦型パワーMOSFET以外の高周波MO
SFETやIGBTにも同様に適用でき同様な効果を奏
する。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
減を図ることができる高速駆動が可能な縦型構造のトラ
ンジスタを有する半導体装置を提供することができる。
体装置におけるゲート配線パターンを示す半導体チップ
の模式的平面図である。
プの電極パターンを示す模式的平面図である。
いた状態の平面図である。
果トランジスタのセル部分を示す半導体チップの模式的
断面図である。
チMOSFET周辺構造を示す半導体チップの模式的断
面図である。
OSFETの周辺構造を示す半導体チップの模式的断面
図である。
Tのターンオン波形図と、改善前のターンオン波形図で
ある。
用例による回路図である。
ターンを示す半導体チップの模式的平面図である。
パターンを示す半導体チップの模式的平面図である。
半導体装置の一部を示す模式的平面図である。
半導体装置の一部を示す模式的平面図である。
プの模式的平面図である。
b…第2の辺、1c…第3の辺、1d…第4の辺、2…
ゲート用ワイヤボンディングパッド、3ab,3ac…
周辺ゲート配線、4…MOSゲート配線、10…半導体
装置、11…封止体、12…リード、12D…ドレイン
リード、12G…ゲートリード、12S…ソースリー
ド、13…ヘッダ、14…ワイヤ、14G…ゲートワイ
ヤ、14S…ソースワイヤ、15…ソース用ワイヤボン
ディングパッド、16…エピタキシャル層、17…ウエ
ル、20…セル(トランジスタセル)、21…シリコン
基板、22…低濃度層、23…チャネル形成層、24…
p+形領域、25…ソース領域、26…ウエル、27…
トレンチ(深溝)、30…ゲート絶縁膜(ゲート酸化
膜)、31…ゲート電極、32…絶縁膜、33…ソース
電極、34…ドレイン電極、36…導体、40…LOC
OS膜、41…ガードリング、42…保護膜(パッシベ
ーション膜)、50…制御IC、51…コンデンサ、5
2…コイル、53…ツエナーダイオード、55,56…
アルミニウム配線、60G…ゲート電極接続パッド、6
0S…ソース電極接続パッド、61G…金属板、61S
…金属板。
Claims (5)
- 【請求項1】 半導体基板と、この半導体基板に並列接
続状態で形成される複数の縦型構造のトランジスタセル
と、前記半導体基板の表面に設けられるゲート電位給電
部と、前記半導体基板に設けられ前記ゲート電位給電部
に電気的に接続される第1のゲート配線と、前記半導体
基板に設けられ前記第1のゲート配線に電気的に接続さ
れかつ前記各トランジスタセルのゲート電極に接続され
る第2のゲート配線とを有する半導体装置であって、前
記第2のゲート配線は前記第1のゲート配線から延在し
て先端を有する構造となるとともに、隣接して延在する
前記第2のゲート配線同士は電流の流れ方向が相互に逆
の方向になるように前記第1のゲート配線から延在して
いることを特徴とする半導体装置。 - 【請求項2】 前記第1のゲート配線はポリシリコン膜
で形成されているとともに、前記第1のゲート配線上に
はアルミニウム配線が重ねて設けられていることを特徴
とする請求項1に記載の半導体装置。 - 【請求項3】 前記第2のゲート配線はポリシリコン膜
で形成されているとともに、前記第2のゲート配線の少
なくとも一部の上にはアルミニウム配線が重ねて設けら
れていることを特徴とする請求項1に記載の半導体装
置。 - 【請求項4】 封止体と、前記封止体内に位置する半導
体チップと、前記封止体の内外に亘って延在する複数の
リードと、前記半導体チップの電極と前記封止体内に位
置するリードの内端を電気的に接続する導電性のワイヤ
とを有し、前記半導体チップには縦型電界効果トランジ
スタセルが並列接続状態で複数組み込まれ、半導体チッ
プの表面にはゲート電極とソース電極が交互に並んでそ
れぞれ複数配置されるとともに、前記各電極に対応して
リードが並び、前記各電極と前記対応した各リードは前
記ワイヤによって接続されていることを特徴とする半導
体装置。 - 【請求項5】 封止体と、前記封止体内に位置する半導
体チップと、前記封止体の内外に亘って延在する複数の
リードと、前記半導体チップの電極と前記封止体内に位
置するリードの内端を電気的に接続する導電性の金属板
とを有し、前記半導体チップには縦型電界効果トランジ
スタセルが並列接続状態で複数組み込まれ、半導体チッ
プの表面にはゲート電極及びソース電極並びにドレイン
電極が配置され、前記半導体チップの一端側にはソース
リードとドレインリードが並ぶとともに他端側にはソー
スリードとゲートリードが並び、前記一端側のソースリ
ード及びドレインリードにそれぞれ接続される前記金属
板は相互に一部で所定の間隔を隔てて重なり、前記他端
側のソースリード及びゲートリードにそれぞれ接続され
る前記金属板は相互に一部で所定の間隔を隔てて重なる
ように構成されていることを特徴とする半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205484A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 格子状レイアウトを有するトランジスタのゲート金属ルーティング |
WO2008142969A1 (ja) * | 2007-05-15 | 2008-11-27 | Mitsumi Electric Co., Ltd. | 半導体装置 |
JP2018198316A (ja) * | 2017-05-15 | 2018-12-13 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | ボンドパッド間のゲートフィンガを含むワイドバンドギャップ半導体デバイス |
TWI666681B (zh) * | 2018-07-18 | 2019-07-21 | 帥群微電子股份有限公司 | 半導體功率元件及其製造方法 |
CN115513281A (zh) * | 2022-11-23 | 2022-12-23 | 深圳市威兆半导体股份有限公司 | 绝缘栅双极型晶体管 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6361447B2 (ja) | 2014-10-15 | 2018-07-25 | 住友電気工業株式会社 | 半導体モジュール |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226489A (ja) * | 1994-02-15 | 1995-08-22 | Toshiba Corp | マイクロ波半導体装置 |
JPH0855960A (ja) * | 1994-08-10 | 1996-02-27 | Toshiba Corp | 絶縁ゲート型半導体装置 |
JPH08186255A (ja) * | 1994-12-28 | 1996-07-16 | Yamaha Corp | 半導体集積回路 |
JPH08293606A (ja) * | 1995-02-24 | 1996-11-05 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | Mos技術パワーデバイス集積構造及びその製造方法 |
JPH0945902A (ja) * | 1995-08-01 | 1997-02-14 | Toshiba Corp | Mos型半導体装置の製造方法 |
JPH11163342A (ja) * | 1997-11-27 | 1999-06-18 | Nec Corp | 半導体装置 |
JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
JP2001036081A (ja) * | 1999-07-26 | 2001-02-09 | Fuji Electric Co Ltd | 半導体装置 |
-
2001
- 2001-07-03 JP JP2001201804A patent/JP4993824B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07226489A (ja) * | 1994-02-15 | 1995-08-22 | Toshiba Corp | マイクロ波半導体装置 |
JPH0855960A (ja) * | 1994-08-10 | 1996-02-27 | Toshiba Corp | 絶縁ゲート型半導体装置 |
JPH08186255A (ja) * | 1994-12-28 | 1996-07-16 | Yamaha Corp | 半導体集積回路 |
JPH08293606A (ja) * | 1995-02-24 | 1996-11-05 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | Mos技術パワーデバイス集積構造及びその製造方法 |
JPH0945902A (ja) * | 1995-08-01 | 1997-02-14 | Toshiba Corp | Mos型半導体装置の製造方法 |
JPH11163342A (ja) * | 1997-11-27 | 1999-06-18 | Nec Corp | 半導体装置 |
JP2000101076A (ja) * | 1998-09-25 | 2000-04-07 | Toshiba Corp | 絶縁ゲート型半導体素子とその駆動方法 |
JP2001036081A (ja) * | 1999-07-26 | 2001-02-09 | Fuji Electric Co Ltd | 半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205484A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 格子状レイアウトを有するトランジスタのゲート金属ルーティング |
WO2008142969A1 (ja) * | 2007-05-15 | 2008-11-27 | Mitsumi Electric Co., Ltd. | 半導体装置 |
JP2018198316A (ja) * | 2017-05-15 | 2018-12-13 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | ボンドパッド間のゲートフィンガを含むワイドバンドギャップ半導体デバイス |
US11245007B2 (en) | 2017-05-15 | 2022-02-08 | Infineon Technologies Ag | Wide-bandgap semiconductor device including gate fingers between bond pads |
TWI666681B (zh) * | 2018-07-18 | 2019-07-21 | 帥群微電子股份有限公司 | 半導體功率元件及其製造方法 |
CN115513281A (zh) * | 2022-11-23 | 2022-12-23 | 深圳市威兆半导体股份有限公司 | 绝缘栅双极型晶体管 |
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Publication number | Publication date |
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