JP2003115590A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 ターンオフ時の電流集中を防ぎ、ターンオフ
性能の高い半導体装置を提供する。 【解決手段】 本発明は、複数の素子により形成された
半導体装置において、厚い絶縁膜上にゲート配線を設け
る。第１の絶縁膜９にゲートコンタクトホール１５を連
続的に形成し、ゲート電極とゲート配線をコンタクトさ
せている。これにより、ゲート電極１とゲート電極１の
間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上
にゲート配線１４が配置されるため、この部分の容量が
著しく低減できることである。すなわち、各々の素子に
形成されたゲート電極を接続するゲート配線領域で生じ
るゲート容量を低減することができ、一層半導体装置の
高速動作、破壊防止が可能となる。
性能の高い半導体装置を提供する。 【解決手段】 本発明は、複数の素子により形成された
半導体装置において、厚い絶縁膜上にゲート配線を設け
る。第１の絶縁膜９にゲートコンタクトホール１５を連
続的に形成し、ゲート電極とゲート配線をコンタクトさ
せている。これにより、ゲート電極１とゲート電極１の
間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上
にゲート配線１４が配置されるため、この部分の容量が
著しく低減できることである。すなわち、各々の素子に
形成されたゲート電極を接続するゲート配線領域で生じ
るゲート容量を低減することができ、一層半導体装置の
高速動作、破壊防止が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力を制御するた
めの半導体装置に関する。
めの半導体装置に関する。
【０００２】
【従来の技術】電力制御に用いられる半導体装置として
ＭＯＳＦＥＴ、ＩＧＢＴがある。これらの半導体装置は
絶縁ゲートにより制御され、広い安全動作領域や高速ス
イッチング特性を持ち、制御装置が小型化できるといっ
た特徴を持つ。近年、インバータやスイッチング電源な
どのパワーエレクトロニクスの分野で多く利用されてい
る。
ＭＯＳＦＥＴ、ＩＧＢＴがある。これらの半導体装置は
絶縁ゲートにより制御され、広い安全動作領域や高速ス
イッチング特性を持ち、制御装置が小型化できるといっ
た特徴を持つ。近年、インバータやスイッチング電源な
どのパワーエレクトロニクスの分野で多く利用されてい
る。
【０００３】ところで、この種の半導体装置には以下の
ような問題点がある。電流容量を増やすためには、チャ
ネルを数多く形成しなければならない。すると、ゲート
容量が増大し、スイッチング時にゲートの充放電に時間
がかかり、制御装置に負坦がかかるばかりでなく、動作
に不均一が生じ、半導体装置の破壊につながる恐れがあ
る。当然、損失も増大する。
ような問題点がある。電流容量を増やすためには、チャ
ネルを数多く形成しなければならない。すると、ゲート
容量が増大し、スイッチング時にゲートの充放電に時間
がかかり、制御装置に負坦がかかるばかりでなく、動作
に不均一が生じ、半導体装置の破壊につながる恐れがあ
る。当然、損失も増大する。
【０００４】また、この種のＩＧＢＴを高耐圧領域で用
いるには、以下のような問題点もある。高耐圧の素子は
耐圧を出すために、素子の通電領域の周囲に大きな接合
終端部を要している。通電時には、この接合終端部にま
でキャリアが充満している。ターンオフ動作の際、この
接合終端部に充満している大量のキャリアが通電領域の
外周部に集中して排出されるため、この部分での電流集
中を起こしやすく、結果として素子が破壊しやすくな
る。
いるには、以下のような問題点もある。高耐圧の素子は
耐圧を出すために、素子の通電領域の周囲に大きな接合
終端部を要している。通電時には、この接合終端部にま
でキャリアが充満している。ターンオフ動作の際、この
接合終端部に充満している大量のキャリアが通電領域の
外周部に集中して排出されるため、この部分での電流集
中を起こしやすく、結果として素子が破壊しやすくな
る。
【０００５】
【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲートを用いた半導体装置にあっては、電流容量を増
加させると、破壊・損失の増大を引き起こす可能性があ
った。
縁ゲートを用いた半導体装置にあっては、電流容量を増
加させると、破壊・損失の増大を引き起こす可能性があ
った。
【０００６】また、従来の高耐圧のＩＧＢＴにあって
は、ターンオフの際、通電領域の周囲に電流集中を起こ
しやすく、結果として破壊しやすいという欠点があっ
た。
は、ターンオフの際、通電領域の周囲に電流集中を起こ
しやすく、結果として破壊しやすいという欠点があっ
た。
【０００７】本発明の目的は、電流容量の増大に伴う不
具合、特にターンオフ時の電流集中を防ぎ、ターンオフ
性能の高い半導体装置を提供することである。
具合、特にターンオフ時の電流集中を防ぎ、ターンオフ
性能の高い半導体装置を提供することである。
【０００８】
【課題を解決するための手段】この発明による半導体装
置は、並設された複数の素子を有する半導体装置であっ
て、前記素子の各々は、第１導電型コレクタ層と、前記
第１導電型コレクタ層上に配設された第２導電型ベース
層と、前記第２導電型ベース層の表面内に形成された第
１導電型ソース層と、前記第１導電型ソース層と前記第
１導電型コレクタ層とで挟まれた前記第２導電型ベース
層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトするソース電極と、前記第１導電型コレクタ
層にコンタクトするコレクタ電極とを具備し、前記素子
の前記ゲート電極はそれぞれ、ゲート絶縁膜より厚い絶
縁膜上に形成されたゲート配線に互いに電気的に接続さ
れていることを特徴としている。
置は、並設された複数の素子を有する半導体装置であっ
て、前記素子の各々は、第１導電型コレクタ層と、前記
第１導電型コレクタ層上に配設された第２導電型ベース
層と、前記第２導電型ベース層の表面内に形成された第
１導電型ソース層と、前記第１導電型ソース層と前記第
１導電型コレクタ層とで挟まれた前記第２導電型ベース
層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトするソース電極と、前記第１導電型コレクタ
層にコンタクトするコレクタ電極とを具備し、前記素子
の前記ゲート電極はそれぞれ、ゲート絶縁膜より厚い絶
縁膜上に形成されたゲート配線に互いに電気的に接続さ
れていることを特徴としている。
【０００９】また、並設された複数の素子を有する半導
体装置であって、前記素子の夫々が、第２導電型エミッ
タ層と、前記第２導電型エミッタ層上に配設された第１
導電型ベース層と、前記第１導電型ベース層の表面内に
形成された第２導電型ベース層と、前記第２導電型ベー
ス層の表面内に列状に形成された複数の第１導電型ソー
ス層と、前記第１導電型ソース層と前記第１導電型ベー
ス層とに挟まれた前記第２導電型ベース層上にゲート絶
縁膜を介して配設されたゲート電極と、前記第１導電型
ソース層及び前記第２導電型ベース層にコンタクトする
ソース電極と、前記第２導電型エミッタ層にコンタクト
するドレイン電極とを具備し、前記素子のうち、周辺に
配置された複数の素子のソース電極が、これ以外の素子
のソース電極と抵抗を介して電気的に接続されているこ
とを特徴としている。
体装置であって、前記素子の夫々が、第２導電型エミッ
タ層と、前記第２導電型エミッタ層上に配設された第１
導電型ベース層と、前記第１導電型ベース層の表面内に
形成された第２導電型ベース層と、前記第２導電型ベー
ス層の表面内に列状に形成された複数の第１導電型ソー
ス層と、前記第１導電型ソース層と前記第１導電型ベー
ス層とに挟まれた前記第２導電型ベース層上にゲート絶
縁膜を介して配設されたゲート電極と、前記第１導電型
ソース層及び前記第２導電型ベース層にコンタクトする
ソース電極と、前記第２導電型エミッタ層にコンタクト
するドレイン電極とを具備し、前記素子のうち、周辺に
配置された複数の素子のソース電極が、これ以外の素子
のソース電極と抵抗を介して電気的に接続されているこ
とを特徴としている。
【００１０】
【発明の実施の形態】以下、第１導電型をｎ型、第２導
電型をｐ型として、図面を参照しながら本発明の実施の
形態について説明する。 （第１の実施の形態）第１の実施の形態は、ＭＯＳＦＥ
Ｔを例に説明する。図１は、本発明の実施の形態に係る
半導体装置の要部を示す平面図である。図２は、図１に
おけるＡ−Ａ´線に沿った半導体装置の断面図である。
また、図３は、図１中のＢ−Ｂ´線に沿った半導体装置
の断面図である。ゲート電極１は、ｎ型ソース層（図示
せず）とｎ型コレクタ層４に挟まれたｐ型ベース層３の
表面に形成されている。ソース電極１１は、ソースコン
タクトホール２上にｎ型ソース層とｐ型ベース層３にコ
ンタクトするように形成されている。各ゲート電極１
は、素子領域の外側まで引き出され、この部分でゲート
配線１４を介して互いに接続されている。
電型をｐ型として、図面を参照しながら本発明の実施の
形態について説明する。 （第１の実施の形態）第１の実施の形態は、ＭＯＳＦＥ
Ｔを例に説明する。図１は、本発明の実施の形態に係る
半導体装置の要部を示す平面図である。図２は、図１に
おけるＡ−Ａ´線に沿った半導体装置の断面図である。
また、図３は、図１中のＢ−Ｂ´線に沿った半導体装置
の断面図である。ゲート電極１は、ｎ型ソース層（図示
せず）とｎ型コレクタ層４に挟まれたｐ型ベース層３の
表面に形成されている。ソース電極１１は、ソースコン
タクトホール２上にｎ型ソース層とｐ型ベース層３にコ
ンタクトするように形成されている。各ゲート電極１
は、素子領域の外側まで引き出され、この部分でゲート
配線１４を介して互いに接続されている。
【００１１】従来、ゲート電極１には、ポリシリコンや
その金属化物が多く使われている。また、ゲート電極１
形成時には、各素子間のゲート電極を一体に形成する場
合がほとんどである。この場合、各素子のゲート電極の
接続に利用される部分は、チャネルを形成するわけでは
ないので、素子の動作とは無関係な部分となる。そし
て、この部分で生じた容量は、半導体装置の動作にとっ
て悪影響を与える。
その金属化物が多く使われている。また、ゲート電極１
形成時には、各素子間のゲート電極を一体に形成する場
合がほとんどである。この場合、各素子のゲート電極の
接続に利用される部分は、チャネルを形成するわけでは
ないので、素子の動作とは無関係な部分となる。そし
て、この部分で生じた容量は、半導体装置の動作にとっ
て悪影響を与える。
【００１２】確かに、従来の素子であっても、図２にも
示されているように、ゲート絶縁膜８より厚い、例えば
酸化膜からなる第２の絶縁膜１０を形成し、その上にゲ
ート配線１４を配することが行われている。
示されているように、ゲート絶縁膜８より厚い、例えば
酸化膜からなる第２の絶縁膜１０を形成し、その上にゲ
ート配線１４を配することが行われている。
【００１３】しかし、従来の構造で、極端に厚い酸化膜
（第２の絶縁膜１０）を形成した場合、ポリシリコンに
よりゲート電極１を形成すると、薄いゲート絶縁膜８と
厚い酸化膜の境界部分でポリシリコンが段切れを起こ
し、半導体装置の歩留まりを悪化させる要因となる。こ
れを防ぐには、中間的な厚さの絶縁膜を形成し、段階的
にポリシリコンをゲート配線領域へ配置すれば良い。し
かしながら、この方法ではプロセスが増え、半導体装置
の有効面積をせばめるため、コストの増大につながる。
（第２の絶縁膜１０）を形成した場合、ポリシリコンに
よりゲート電極１を形成すると、薄いゲート絶縁膜８と
厚い酸化膜の境界部分でポリシリコンが段切れを起こ
し、半導体装置の歩留まりを悪化させる要因となる。こ
れを防ぐには、中間的な厚さの絶縁膜を形成し、段階的
にポリシリコンをゲート配線領域へ配置すれば良い。し
かしながら、この方法ではプロセスが増え、半導体装置
の有効面積をせばめるため、コストの増大につながる。
【００１４】ゲート電極としてポリシリコンを用いた場
合、従来の半導体装置でも低抵抗化のため、ゲート配線
にはアルミニウム等の金属を併用する場合が多い。本実
施の形態では、第１の絶縁膜９にゲートコンタクトホー
ル１５を連続的に形成し、ゲート電極とゲート配線をコ
ンタクトさせている。
合、従来の半導体装置でも低抵抗化のため、ゲート配線
にはアルミニウム等の金属を併用する場合が多い。本実
施の形態では、第１の絶縁膜９にゲートコンタクトホー
ル１５を連続的に形成し、ゲート電極とゲート配線をコ
ンタクトさせている。
【００１５】この状況は、見方を変えれば、ポリシリコ
ンによるゲート電極を必ずしも一体形成する必要はな
く、金属によるゲート配線によって接続されていれば良
いことになる。
ンによるゲート電極を必ずしも一体形成する必要はな
く、金属によるゲート配線によって接続されていれば良
いことになる。
【００１６】本実施の形態における構造の利点は、図３
に示されているように、ゲート電極１とゲート電極１の
間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上
にゲート配線１４が配置されるため、この部分の容量が
著しく低減できることである。 （第２の実施の形態）図４は、図１中のＢ−Ｂ´線に沿
った第２の実施の形態における断面図である。第２の実
施の形態は、図３に示されたゲート配線領域の直下に形
成されたｐ型リング層１２とｐ型ベース層３が直接接続
されていないことを特徴とする。
に示されているように、ゲート電極１とゲート電極１の
間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上
にゲート配線１４が配置されるため、この部分の容量が
著しく低減できることである。 （第２の実施の形態）図４は、図１中のＢ−Ｂ´線に沿
った第２の実施の形態における断面図である。第２の実
施の形態は、図３に示されたゲート配線領域の直下に形
成されたｐ型リング層１２とｐ型ベース層３が直接接続
されていないことを特徴とする。
【００１７】このように拡散層を形成すると、ｐ型リン
グ層１２の電位は必ずしもソース電極１１の電位に固定
されず、中間的な電位をとる。この時、ゲート配線１４
と素子内部との電位の差が縮まるため、実行的にゲート
容量が低減されることとなる。 （第３の実施の形態）図５は、図１中のＢ−Ｂ´線に沿
った第３の実施の形態における断面図である。図４と異
なる点は、ｐ型ベース層３とｐ型リング層１２が、低濃
度のｐ型低濃度層１６によって接続されていることであ
る。図４のように、ｐ型ベース層３とｐ型リング層１２
が完全に分離されている場合、ｐ型リング層１２の電位
が不安定になり、スイッチング時に波形が乱れ、半導体
装置の破壊につながる場合がある。一方、図５のように
ｐ型低濃度層１６により接続すれば、電位が安定し、破
壊を起こすようなことはなくなる。 （第４の実施の形態）図６は、図１中のＡ−Ａ´線に沿
った第４の実施の形態における断面図である。上記第１
〜第３の実施の形態では、ＭＯＳＦＥＴを例に取り説明
を行ったが、図６はＩＧＢＴを例としたものである。上
記実施の形態と同様の効果を得ることができる。 （第５の実施の形態）図７は、図１中のＡ−Ａ´線に沿
った第５の実施の形態における断面図である。一層ゲー
ト容量を低減するために、素子部のゲート絶縁膜の一部
（テラス絶縁膜１８）を厚く形成したテラスゲート構造
となっている。本発明にこのような構造を組み合わせる
ことにより、さらに効果的に半導体装置全体のゲート容
量を低減することができ、高速なスイッチング、強い破
壊耐量を得ることができる。
グ層１２の電位は必ずしもソース電極１１の電位に固定
されず、中間的な電位をとる。この時、ゲート配線１４
と素子内部との電位の差が縮まるため、実行的にゲート
容量が低減されることとなる。 （第３の実施の形態）図５は、図１中のＢ−Ｂ´線に沿
った第３の実施の形態における断面図である。図４と異
なる点は、ｐ型ベース層３とｐ型リング層１２が、低濃
度のｐ型低濃度層１６によって接続されていることであ
る。図４のように、ｐ型ベース層３とｐ型リング層１２
が完全に分離されている場合、ｐ型リング層１２の電位
が不安定になり、スイッチング時に波形が乱れ、半導体
装置の破壊につながる場合がある。一方、図５のように
ｐ型低濃度層１６により接続すれば、電位が安定し、破
壊を起こすようなことはなくなる。 （第４の実施の形態）図６は、図１中のＡ−Ａ´線に沿
った第４の実施の形態における断面図である。上記第１
〜第３の実施の形態では、ＭＯＳＦＥＴを例に取り説明
を行ったが、図６はＩＧＢＴを例としたものである。上
記実施の形態と同様の効果を得ることができる。 （第５の実施の形態）図７は、図１中のＡ−Ａ´線に沿
った第５の実施の形態における断面図である。一層ゲー
ト容量を低減するために、素子部のゲート絶縁膜の一部
（テラス絶縁膜１８）を厚く形成したテラスゲート構造
となっている。本発明にこのような構造を組み合わせる
ことにより、さらに効果的に半導体装置全体のゲート容
量を低減することができ、高速なスイッチング、強い破
壊耐量を得ることができる。
【００１８】図８は、図１におけるＣ−Ｃ´線に沿った
断面図である。これは、図７に示したテラスゲート構造
を用いたＭＯＳＦＥＴを例に示したものである。
断面図である。これは、図７に示したテラスゲート構造
を用いたＭＯＳＦＥＴを例に示したものである。
【００１９】第１乃至第５の実施の形態において、複数
の素子により形成された半導体装置にあっては、厚い絶
縁膜上にゲート配線を設けることにより、各々の素子に
形成されたゲート電極を接続するゲート配線領域で生じ
るゲート容量を低減することができ、一層半導体装置の
高速動作、破壊防止につながる。
の素子により形成された半導体装置にあっては、厚い絶
縁膜上にゲート配線を設けることにより、各々の素子に
形成されたゲート電極を接続するゲート配線領域で生じ
るゲート容量を低減することができ、一層半導体装置の
高速動作、破壊防止につながる。
【００２０】これは、ゲート配線領域は素子の動作には
直接関係しないものの絶縁ゲートを用いた半導体装置に
あっては無視できない面積を占めており、この領域で生
じる容量の低減により、半導体装置全体での一層のゲー
ト容量の低減がはかられるためである。 （第６の実施の形態）図９は、本発明における第６の実
施の形態に係る半導体装置の要部を示す断面図である。
図示の如く、ゲート電極１０６は、ｎ型ソース層１０４
とｎ型ベース層１０２に挟まれたｐ型ベース層１０３の
表面に形成されている。
直接関係しないものの絶縁ゲートを用いた半導体装置に
あっては無視できない面積を占めており、この領域で生
じる容量の低減により、半導体装置全体での一層のゲー
ト容量の低減がはかられるためである。 （第６の実施の形態）図９は、本発明における第６の実
施の形態に係る半導体装置の要部を示す断面図である。
図示の如く、ゲート電極１０６は、ｎ型ソース層１０４
とｎ型ベース層１０２に挟まれたｐ型ベース層１０３の
表面に形成されている。
【００２１】図９中の素子領域Ａの部分は、主な通電領
域をなし、通電時には大部分の電流がこの部分を通って
流れる。
域をなし、通電時には大部分の電流がこの部分を通って
流れる。
【００２２】また、図９中の接合終端領域は、素子領域
に高電圧がかからないように電界を緩和するために設け
られた領域で、本実施の形態ではＲＥＳＵＲＦと呼ばれ
る構造を図示している。この他にも、ガードリング構造
やべベル構造などが適用可能である。
に高電圧がかからないように電界を緩和するために設け
られた領域で、本実施の形態ではＲＥＳＵＲＦと呼ばれ
る構造を図示している。この他にも、ガードリング構造
やべベル構造などが適用可能である。
【００２３】素子領域Ａと接合終端領域に挟まれた素子
領域Ｂに配置された複数の素子のソース電極１０７は、
制限抵抗１１４を介して素子領域Ａのソース電極１０７
と接続されている。これにより、素子領域Ｂを流れる電
流は制限抵抗１１４により減流される。さらに、この制
限抵抗１１４は素子領域Ｂを流れる電流に対し、負のフ
ィードバックをかけることとなり、電流集中の際には一
層減流の効果を上げることが出来る。 （第７の実施の形態）図１０は、第７の実施の形態に係
る半導体装置の要部を示す断面図である。図９は制限抵
抗１１４を素子に外付けする概念図であったが、実際の
製品ではアセンブリが複雑になるため、このような構造
は採用することが難しい。
領域Ｂに配置された複数の素子のソース電極１０７は、
制限抵抗１１４を介して素子領域Ａのソース電極１０７
と接続されている。これにより、素子領域Ｂを流れる電
流は制限抵抗１１４により減流される。さらに、この制
限抵抗１１４は素子領域Ｂを流れる電流に対し、負のフ
ィードバックをかけることとなり、電流集中の際には一
層減流の効果を上げることが出来る。 （第７の実施の形態）図１０は、第７の実施の形態に係
る半導体装置の要部を示す断面図である。図９は制限抵
抗１１４を素子に外付けする概念図であったが、実際の
製品ではアセンブリが複雑になるため、このような構造
は採用することが難しい。
【００２４】図１０では、制限抵抗１１４を素子全体の
中に一体形成する構造を示している。制限抵抗１１４に
例えばポリシリコンを用いれば、ゲート電極工程と制限
抵抗形成工程を同時に行うことが出来、コストの増大な
どは生じない。また、インプラのドーズ量の設定やイン
プラする領域のパターンの設定により、抵抗値は任意に
設定することが出来る。 （第８の実施の形態）図１１は、第８の実施の形態に係
る半導体装置の要部を示す断面図である。図９および図
１０に示した実施の形態では、ソースに抵抗を入れてい
たが、同等の効果は別の方法でも実現可能である。図１
１に示す実施の形態では、該素子領域Ｂに配置される素
子のゲート容量を素子領域Ａに配置される素子よりも小
さくする。こうすることにより、素子領域Ａよりも素子
領域Ｂに配置された素子のほうが、ターンオフ時に早く
チャネルを閉じることが出来る。バイポーラ素子で成立
する電荷中性条件により、電流は素子領域Ａを主に流れ
ることになり、周辺部である素子領域Ｂにはほとんど流
れなくなる。
中に一体形成する構造を示している。制限抵抗１１４に
例えばポリシリコンを用いれば、ゲート電極工程と制限
抵抗形成工程を同時に行うことが出来、コストの増大な
どは生じない。また、インプラのドーズ量の設定やイン
プラする領域のパターンの設定により、抵抗値は任意に
設定することが出来る。 （第８の実施の形態）図１１は、第８の実施の形態に係
る半導体装置の要部を示す断面図である。図９および図
１０に示した実施の形態では、ソースに抵抗を入れてい
たが、同等の効果は別の方法でも実現可能である。図１
１に示す実施の形態では、該素子領域Ｂに配置される素
子のゲート容量を素子領域Ａに配置される素子よりも小
さくする。こうすることにより、素子領域Ａよりも素子
領域Ｂに配置された素子のほうが、ターンオフ時に早く
チャネルを閉じることが出来る。バイポーラ素子で成立
する電荷中性条件により、電流は素子領域Ａを主に流れ
ることになり、周辺部である素子領域Ｂにはほとんど流
れなくなる。
【００２５】この効果は他にも、素子領域Ａのゲート電
極１０６に接続するゲート抵抗よりも、素子領域Ｂの第
２のゲート電極１１５に接続するゲート抵抗を小さくす
ることによっても実現できる。ここでいうゲート抵抗と
は、素子のスイッチング動作を安定的に行うために通常
ゲート電極とゲート電源の間に挿入する抵抗のことであ
る。 （第９の実施の形態）図１２は、本発明によって作成さ
れたチップを上面から見た平面図である。素子領域Ａが
中央部に配置され、その周囲を取り囲むように素子領域
Ｂが配置される。残りの周辺部には接合終端領域が形成
されている。
極１０６に接続するゲート抵抗よりも、素子領域Ｂの第
２のゲート電極１１５に接続するゲート抵抗を小さくす
ることによっても実現できる。ここでいうゲート抵抗と
は、素子のスイッチング動作を安定的に行うために通常
ゲート電極とゲート電源の間に挿入する抵抗のことであ
る。 （第９の実施の形態）図１２は、本発明によって作成さ
れたチップを上面から見た平面図である。素子領域Ａが
中央部に配置され、その周囲を取り囲むように素子領域
Ｂが配置される。残りの周辺部には接合終端領域が形成
されている。
【００２６】このとき、素子領域Ｂの幅Ｌは、およそキ
ャリアの拡散長ｌ程度に形成されることが望ましい。さ
らに詳細には、０．５×ｌ≦Ｌ≦２×ｌとするのが良
い。こうすることにより、素子領域Ａと接合終端領域を
効率良く分離し、素子領域Ｂにより互いに影響を及ぼし
にくくすることが出来る。
ャリアの拡散長ｌ程度に形成されることが望ましい。さ
らに詳細には、０．５×ｌ≦Ｌ≦２×ｌとするのが良
い。こうすることにより、素子領域Ａと接合終端領域を
効率良く分離し、素子領域Ｂにより互いに影響を及ぼし
にくくすることが出来る。
【００２７】図１３は、本発明によって作成されたチッ
プを上面から見た他の実施の形態における平面図であ
る。本実施の形態においては、図１２で素子領域Ａ全体
を取り囲んで形成された素子領域Ｂを、素子領域Ａのコ
ーナー部にのみ配置している。コーナー部は、接合終端
領域に曲率が生じるため電界が集中しやすい。そのた
め、ターンオフ時に破壊しやすい。本実施の形態のよう
に、特にこのコーナー部に限って素子領域Ｂを設けれ
ば、破壊を防ぐばかりでなく、素子領域Ａの占める面積
が増大するために定常通電時の通電損失を低く押さえる
ことが出来る。
プを上面から見た他の実施の形態における平面図であ
る。本実施の形態においては、図１２で素子領域Ａ全体
を取り囲んで形成された素子領域Ｂを、素子領域Ａのコ
ーナー部にのみ配置している。コーナー部は、接合終端
領域に曲率が生じるため電界が集中しやすい。そのた
め、ターンオフ時に破壊しやすい。本実施の形態のよう
に、特にこのコーナー部に限って素子領域Ｂを設けれ
ば、破壊を防ぐばかりでなく、素子領域Ａの占める面積
が増大するために定常通電時の通電損失を低く押さえる
ことが出来る。
【００２８】尚、素子領域Ｂの大きさは、図１２で説明
した大きさと同様に設定すれば良い。 （第１０の実施の形態）図１４は、第１０の実施の形態
に係る半導体装置の断面図である。第１０の実施の形態
においては、図１で示されたゲート配線部分の絶縁膜厚
膜化による容量低減の効果と、図９で示された周辺部分
の素子の限流効果をともに取り入れたものである。この
ように設計された素子においては、ゲート容量の低減に
より素子が均一にスイッチングするばかりでなく、電流
集中しやすい部分に限流効果があるために極めて破壊に
強くなる。 （第１１の実施の形態）図１５は、本発明にかかるｐ型
リング層１０９とｐ型ベース層１０３との配置を示す上
面図の例である。図１４において、素子領域Ｂのソース
電極１０７と素子領域Ａのソース電極１０７とを制限抵
抗１１４により接続するように図示したが、実際には図
１５に示す通り、各ｐ型ベース層１０３は少なくともｐ
型リング層１０９により相互に接続されているので、こ
の部分を制限抵抗１１４の代わりに利用することができ
る。制限抵抗１１４の抵抗値は、拡散のドーズ量によっ
て最適に決めることが出来、複雑な工程を利用する必要
がない。ドーズ量だけではなく、ｐ型ベース層１０３と
ｐ型リング層１０９の接続部分の拡散パターンを、例え
ば狭く設計するような方法でも、同様の効果を得ること
が出来る。
した大きさと同様に設定すれば良い。 （第１０の実施の形態）図１４は、第１０の実施の形態
に係る半導体装置の断面図である。第１０の実施の形態
においては、図１で示されたゲート配線部分の絶縁膜厚
膜化による容量低減の効果と、図９で示された周辺部分
の素子の限流効果をともに取り入れたものである。この
ように設計された素子においては、ゲート容量の低減に
より素子が均一にスイッチングするばかりでなく、電流
集中しやすい部分に限流効果があるために極めて破壊に
強くなる。 （第１１の実施の形態）図１５は、本発明にかかるｐ型
リング層１０９とｐ型ベース層１０３との配置を示す上
面図の例である。図１４において、素子領域Ｂのソース
電極１０７と素子領域Ａのソース電極１０７とを制限抵
抗１１４により接続するように図示したが、実際には図
１５に示す通り、各ｐ型ベース層１０３は少なくともｐ
型リング層１０９により相互に接続されているので、こ
の部分を制限抵抗１１４の代わりに利用することができ
る。制限抵抗１１４の抵抗値は、拡散のドーズ量によっ
て最適に決めることが出来、複雑な工程を利用する必要
がない。ドーズ量だけではなく、ｐ型ベース層１０３と
ｐ型リング層１０９の接続部分の拡散パターンを、例え
ば狭く設計するような方法でも、同様の効果を得ること
が出来る。
【００２９】第９乃至第１１の実施の形態において、素
子領域内に設けられた複数の素子のうち、接合終端部と
隣接するある範囲の素子に関し、そのソース電極に電流
制限用の抵抗を設けることにより、ターンオフ時の接合
終端部からのキャリアの流れ込みによる電流集中を防ぐ
ことができる。
子領域内に設けられた複数の素子のうち、接合終端部と
隣接するある範囲の素子に関し、そのソース電極に電流
制限用の抵抗を設けることにより、ターンオフ時の接合
終端部からのキャリアの流れ込みによる電流集中を防ぐ
ことができる。
【００３０】また、電流制限用の抵抗を設けるのではな
く、この部分の素子のゲート容量を低減する、若しく
は、ゲート抵抗を低減することにより、他の部分より速
いタイミングでターンオフ時にチャネルを遮断すること
により同様の効果を得ることができる。
く、この部分の素子のゲート容量を低減する、若しく
は、ゲート抵抗を低減することにより、他の部分より速
いタイミングでターンオフ時にチャネルを遮断すること
により同様の効果を得ることができる。
【００３１】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００３２】
【発明の効果】本発明によれば、複数の素子により形成
された半導体装置にあっては、厚い絶縁膜上にゲート配
線を設けることにより、各々の素子に形成されたゲート
電極を接続するゲート配線領域で生じるゲート容量を低
減することができ、一層半導体装置の高速動作、破壊防
止が可能となる。
された半導体装置にあっては、厚い絶縁膜上にゲート配
線を設けることにより、各々の素子に形成されたゲート
電極を接続するゲート配線領域で生じるゲート容量を低
減することができ、一層半導体装置の高速動作、破壊防
止が可能となる。
【００３３】さらに、主たる通電領域を形成する素子領
域Ａと接合終端領域にはさまれた素子領域Ｂに配置され
た複数の素子のソース電極は、制限抵抗１１４を介して
前記素子領域Ａのソース電極と接続されている。これに
より、素子領域Ｂを流れる電流は制限抵抗により減流さ
れる。さらにこの制限抵抗は素子領域Ｂを流れる電流に
対し、負のフィードバックをかけることとなり、電流集
中の際には一層減流の効果を上げることが出来る。
域Ａと接合終端領域にはさまれた素子領域Ｂに配置され
た複数の素子のソース電極は、制限抵抗１１４を介して
前記素子領域Ａのソース電極と接続されている。これに
より、素子領域Ｂを流れる電流は制限抵抗により減流さ
れる。さらにこの制限抵抗は素子領域Ｂを流れる電流に
対し、負のフィードバックをかけることとなり、電流集
中の際には一層減流の効果を上げることが出来る。
【００３４】また、これにより工程増加などによるコス
トアップを引き起こす恐れもない。
トアップを引き起こす恐れもない。
【図１】第１の実施の形態に係る半導体装置の平面図。
【図２】第１の実施の形態係る半導体装置の段面図。
【図３】第１の実施の形態に係る半導体装置の断面図。
【図４】第２の実施の形態に係る半導体装置の断面図。
【図５】第３の実施の形態に係る半導体装置の断面図。
【図６】第４の実施の形態に係る半導体装置の断面図。
【図７】第５の実施の形態に係る半導体装置の断面図。
【図８】第５の実施の形態に係る半導体装置の断面図。
【図９】第６の実施の形態に係る半導体装置の断面図。
【図１０】第７の実施の形態に係る半導体装置の断面
図。
図。
【図１１】第８の実施の形態に係る半導体装置の断面
図。
図。
【図１２】第９の実施の形態に係る半導体装置の平面
図。
図。
【図１３】第９の実施の形態に係る半導体装置の平面
図。
図。
【図１４】第１０の実施の形態に係る半導体装置の断面
図。
図。
【図１５】第１１の実施の形態に係る半導体装置の平面
図。
図。
１，１０６…ゲート電極
２…コンタクトホール
３，１０３…ｐ型ベース層
４…ｎ型コレクタ層
５，１０４…ｎ型ソース層
６，１０１…ｐ型エミッタ層
７…コレクタ電極
８，１０５…ゲート絶縁膜
９…第１の絶縁膜
１０…第２の絶縁膜
１１，１０７…ソース電極
１２，１０９…ｐ型リング層
１３…ｎ型バッファ層
１４…ゲート配線
１５…ゲートコンタクトホール
１６…低濃度ｐ型層
１７，１０２…ｎ型ベース層
１８…テラス絶縁膜
１０８…ドレイン電極
１１０…ＲＥＳＵＲＦ層
１１１…パシベーション膜
１１２…ｎ型ストッパ層
１１３…フィールドプレート
１１４…制限抵抗
１１５…第２のゲート電極
１１６…絶縁膜
Claims (8)
- 【請求項１】並設された複数の素子を有する半導体装置
であって、 前記素子の各々は、 第１導電型コレクタ層と、 前記第１導電型コレクタ層上に配設された第２導電型ベ
ース層と、 前記第２導電型ベース層の表面内に形成された第１導電
型ソース層と、 前記第１導電型ソース層と前記第１導電型コレクタ層と
で挟まれた前記第２導電型ベース層上にゲート絶縁膜を
介して配設されたゲート電極と、 前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトするソース電極と、 前記第１導電型コレクタ層にコンタクトするコレクタ電
極とを具備し、 前記素子の前記ゲート電極はそれぞれ、ゲート絶縁膜よ
り厚い絶縁膜上に形成されたゲート配線に互いに電気的
に接続されていることを特徴とする半導体装置。 - 【請求項２】前記厚い絶縁膜の下に形成された第２導電
型リング層を具備し、 前記第２導電型リング層と前記第２導電型ベース層とが
接続されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】前記厚い絶縁膜の下に形成された第２導電
型リング層を具備し、 前記第２導電型リング層と前記第２導電型ベース層とが
分離されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】前記厚い絶縁膜の下に形成された第２導電
型リング層を具備し、 前記第２導電型リング層と前記第２導電型ベース層とが
低濃度の第２導電型層を介して電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項５】前記コレクタ電極は、 前記第１導電型コレクタ層の表面に形成された第２導電
型エミッタ層上に形成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項６】並設された複数の素子を有する半導体装置
であって、 前記素子の夫々が、 第２導電型エミッタ層と、 前記第２導電型エミッタ層上に配設された第１導電型ベ
ース層と、 前記第１導電型ベース層の表面内に形成された第２導電
型ベース層と、 前記第２導電型ベース層の表面内に列状に形成された複
数の第１導電型ソース層と、 前記第１導電型ソース層と前記第１導電型ベース層とに
挟まれた前記第２導電型ベース層上にゲート絶縁膜を介
して配設されたゲート電極と、 前記第１導電型ソース層及び前記第２導電型ベース層に
コンタクトするソース電極と、 前記第２導電型エミッタ層にコンタクトするドレイン電
極とを具備し、 前記素子のうち、周辺に配置された複数の素子のソース
電極が、これ以外の素子のソース電極と抵抗を介して電
気的に接続されていることを特徴とする半導体装置。 - 【請求項７】前記抵抗を介してソース電極を接続される
周辺に配置された複数の素子の、配置される領域の幅
が、キャリアの拡散長の１／２倍よりも大きく、かつ、
２倍よりも小さいことを特徴とする請求項６に記載の半
導体装置。 - 【請求項８】前記抵抗を介してソース電極を接続される
周辺に配置された複数の素子は、素子領域の四隅に配置
されていることを特徴とする請求項６に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309399A JP3916206B2 (ja) | 2001-10-05 | 2001-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309399A JP3916206B2 (ja) | 2001-10-05 | 2001-10-05 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006346170A Division JP4630862B2 (ja) | 2006-12-22 | 2006-12-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003115590A true JP2003115590A (ja) | 2003-04-18 |
| JP3916206B2 JP3916206B2 (ja) | 2007-05-16 |
Family
ID=19128558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001309399A Expired - Lifetime JP3916206B2 (ja) | 2001-10-05 | 2001-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3916206B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294556A (ja) * | 2006-04-24 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008016763A (ja) * | 2006-07-10 | 2008-01-24 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2009532880A (ja) * | 2006-03-31 | 2009-09-10 | フェアチャイルド・セミコンダクター・コーポレーション | 改良されたエッジ終端構造を有するパワーデバイス |
| US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2015049923A1 (ja) * | 2013-10-04 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP2016066701A (ja) * | 2014-09-25 | 2016-04-28 | 株式会社日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
-
2001
- 2001-10-05 JP JP2001309399A patent/JP3916206B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532880A (ja) * | 2006-03-31 | 2009-09-10 | フェアチャイルド・セミコンダクター・コーポレーション | 改良されたエッジ終端構造を有するパワーデバイス |
| KR101384938B1 (ko) * | 2006-03-31 | 2014-04-11 | 페어차일드 세미컨덕터 코포레이션 | 에지 종단이 향상된 전력 디바이스 |
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| US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
| JP5529042B2 (ja) * | 2008-12-25 | 2014-06-25 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2015049923A1 (ja) * | 2013-10-04 | 2015-04-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| US9543429B2 (en) | 2013-10-04 | 2017-01-10 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device |
| JP2016066701A (ja) * | 2014-09-25 | 2016-04-28 | 株式会社日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
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