JP2001036081A - 半導体装置 - Google Patents
半導体装置Info
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- gate electrode
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Abstract
(57)【要約】
【課題】 電力変換装置などでスイッチング素子として
使用するＤＭＯＳＦＥＴにおいて、ゲート幅を短くする
ことなく、ゲート抵抗を小さくすること。 【解決手段】 複数のゲート電極部２１およびそれらの
両端部をそれぞれ電気的に接続するゲート接続配線部２
４によりはしご状に形成されたポリシリコン配線２上
に、層間絶縁膜を介して、複数のゲート電極部２１が並
ぶ方向に延びるアルミニウム製のゲート信号配線２５を
形成する。ゲート信号配線２５を複数のコンタクト部２
９を介して前記ポリシリコン配線２に電気的に接続す
る。ゲート信号配線２５上に、さらに層間絶縁膜を介し
て、アルミニウム製のソース引き出し配線２６およびド
レイン引き出し配線２７を形成する。
使用するＤＭＯＳＦＥＴにおいて、ゲート幅を短くする
ことなく、ゲート抵抗を小さくすること。 【解決手段】 複数のゲート電極部２１およびそれらの
両端部をそれぞれ電気的に接続するゲート接続配線部２
４によりはしご状に形成されたポリシリコン配線２上
に、層間絶縁膜を介して、複数のゲート電極部２１が並
ぶ方向に延びるアルミニウム製のゲート信号配線２５を
形成する。ゲート信号配線２５を複数のコンタクト部２
９を介して前記ポリシリコン配線２に電気的に接続す
る。ゲート信号配線２５上に、さらに層間絶縁膜を介し
て、アルミニウム製のソース引き出し配線２６およびド
レイン引き出し配線２７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。
る。
【０００２】近年、携帯機器の小型化に伴ってＤＣ−Ｄ
Ｃコンバータなどの電力変換装置の小型化が望まれてい
る。電力変換装置として、半導体技術を適用して作製さ
れた薄型のマイクロ磁気素子（コイルやトランスなど）
を用いたものが報告されている。このようなマイクロ磁
気素子の自己インダクタンス値は数μＨ以下と小さい。
そのため、マイクロ磁気素子を使用した電力変換装置で
は、安定した出力電圧を得るため、スイッチ用パワーデ
バイスを数ＭＨｚ以上の高周波で駆動スイッチングさせ
る必要がある。
Ｃコンバータなどの電力変換装置の小型化が望まれてい
る。電力変換装置として、半導体技術を適用して作製さ
れた薄型のマイクロ磁気素子（コイルやトランスなど）
を用いたものが報告されている。このようなマイクロ磁
気素子の自己インダクタンス値は数μＨ以下と小さい。
そのため、マイクロ磁気素子を使用した電力変換装置で
は、安定した出力電圧を得るため、スイッチ用パワーデ
バイスを数ＭＨｚ以上の高周波で駆動スイッチングさせ
る必要がある。
【０００３】
【従来の技術】従来、電力変換装置などのスイッチ用パ
ワーデバイスとしてＤＭＯＳＦＥＴ（二重拡散ＭＯＳＦ
ＥＴ）が用いられている。図６および図７は、従来のＤ
ＭＯＳＦＥＴそれぞれのゲート電極およびソース・ドレ
インの各引き出し配線を示す平面図である。
ワーデバイスとしてＤＭＯＳＦＥＴ（二重拡散ＭＯＳＦ
ＥＴ）が用いられている。図６および図７は、従来のＤ
ＭＯＳＦＥＴそれぞれのゲート電極およびソース・ドレ
インの各引き出し配線を示す平面図である。
【０００４】図６に示すように、ゲート電極部１１は、
ソース領域１２とドレイン領域１３との間に延び、ゲー
ト電極部１１の長手方向に交差する方向に複数並んで配
置される。それら複数のゲート電極部１１は、その両端
部にてゲート接続配線部１４により相互に電気的に接続
されている。すなわち、ゲート電極部１１およびゲート
接続配線部１４により、ポリシリコン配線層にはしご状
の配線パターン部１が形成されている。
ソース領域１２とドレイン領域１３との間に延び、ゲー
ト電極部１１の長手方向に交差する方向に複数並んで配
置される。それら複数のゲート電極部１１は、その両端
部にてゲート接続配線部１４により相互に電気的に接続
されている。すなわち、ゲート電極部１１およびゲート
接続配線部１４により、ポリシリコン配線層にはしご状
の配線パターン部１が形成されている。
【０００５】そして、図７に示すように、そのはしご状
の配線パターン部１の一個所に、ゲート電極部１１にゲ
ート信号を供給するためのゲート信号配線１５がコンタ
クト部１９を介して電気的に接続される。ソース領域１
２およびドレイン領域１３上には、それぞれ櫛歯状のソ
ース引き出し配線１６およびドレイン引き出し配線１７
が形成される。ゲート信号配線１５、ソース引き出し配
線１６およびドレイン引き出し配線１７はアルミニウム
配線層に形成される。
の配線パターン部１の一個所に、ゲート電極部１１にゲ
ート信号を供給するためのゲート信号配線１５がコンタ
クト部１９を介して電気的に接続される。ソース領域１
２およびドレイン領域１３上には、それぞれ櫛歯状のソ
ース引き出し配線１６およびドレイン引き出し配線１７
が形成される。ゲート信号配線１５、ソース引き出し配
線１６およびドレイン引き出し配線１７はアルミニウム
配線層に形成される。
【０００６】従来のＤＭＯＳＦＥＴが上述した構成とな
っている理由は、ＩＣチップサイズの最適化と、面積効
率化を図るためである。また、ＤＭＯＳＦＥＴのオン抵
抗に起因する定常損失を抑えるため、オン時のソース−
ドレイン間抵抗を小さくする必要がある。そのため、ゲ
ートの長手方向の長さ、すなわちゲート幅Ｗ（図６参
照）が大きくなるような設計がなされている。
っている理由は、ＩＣチップサイズの最適化と、面積効
率化を図るためである。また、ＤＭＯＳＦＥＴのオン抵
抗に起因する定常損失を抑えるため、オン時のソース−
ドレイン間抵抗を小さくする必要がある。そのため、ゲ
ートの長手方向の長さ、すなわちゲート幅Ｗ（図６参
照）が大きくなるような設計がなされている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＤＭＯＳＦＥＴを用いたスイッチ用パワーデバイスで
は、数ＭＨｚ以上の高周波で駆動スイッチングさせる
と、スイッチング損失が増大してしまうため、これを用
いた電力変換装置の変換効率が低下するという不具合が
ある。従来のＤＭＯＳＦＥＴをスイッチ用パワーデバイ
スとして用いた１Ｗ級のＤＣ−ＤＣコンバータのターン
オフスイッチング波形を図８に示す。図８において、Ｉ
ｄはドレイン電流、Ｖdsはソース−ドレイン間電圧であ
る。
ＤＭＯＳＦＥＴを用いたスイッチ用パワーデバイスで
は、数ＭＨｚ以上の高周波で駆動スイッチングさせる
と、スイッチング損失が増大してしまうため、これを用
いた電力変換装置の変換効率が低下するという不具合が
ある。従来のＤＭＯＳＦＥＴをスイッチ用パワーデバイ
スとして用いた１Ｗ級のＤＣ−ＤＣコンバータのターン
オフスイッチング波形を図８に示す。図８において、Ｉ
ｄはドレイン電流、Ｖdsはソース−ドレイン間電圧であ
る。
【０００８】一般にゲート電極がポリシリコンでできた
ＤＭＯＳＦＥＴのオン抵抗による定常損失を増大させず
に、スイッチング損失を低減させるためには、ゲート幅
Ｗを短くすることなく、ゲート容量を小さくし、また、
ゲート抵抗を小さくする必要がある。
ＤＭＯＳＦＥＴのオン抵抗による定常損失を増大させず
に、スイッチング損失を低減させるためには、ゲート幅
Ｗを短くすることなく、ゲート容量を小さくし、また、
ゲート抵抗を小さくする必要がある。
【０００９】ゲート容量を小さくするためには、ゲート
長Ｌ（図６参照）の微細化、すなわちソース−ドレイン
間距離を小さくすることが公知である。しかし、製造プ
ロセス上、ゲート長Ｌの微細化には制限がある。また、
ゲート抵抗を小さくするためには、ポリシリコンででき
たゲート電極の表面上に高融点金属を形成するシリサイ
ドプロセスやサリサイドプロセスが公知である。しか
し、これらのプロセスは複雑であり、高価となってしま
う。
長Ｌ（図６参照）の微細化、すなわちソース−ドレイン
間距離を小さくすることが公知である。しかし、製造プ
ロセス上、ゲート長Ｌの微細化には制限がある。また、
ゲート抵抗を小さくするためには、ポリシリコンででき
たゲート電極の表面上に高融点金属を形成するシリサイ
ドプロセスやサリサイドプロセスが公知である。しか
し、これらのプロセスは複雑であり、高価となってしま
う。
【００１０】また、ポリシリコンでできたはしご状のゲ
ート電極の抵抗が大きく、かつ比抵抗が電極全面で均一
であると、スイッチング時にゲート信号配線の接続点近
傍にオン電流が集中してしまい、デバイスの耐圧が低下
するという不具合がある。
ート電極の抵抗が大きく、かつ比抵抗が電極全面で均一
であると、スイッチング時にゲート信号配線の接続点近
傍にオン電流が集中してしまい、デバイスの耐圧が低下
するという不具合がある。
【００１１】本発明は、上記に鑑みてなされたものであ
って、たとえば、電力変換装置などでスイッチング素子
として使用するＤＭＯＳＦＥＴにおいて、ゲート幅を短
くすることなく、ゲート抵抗を小さくすることができる
半導体装置を提供することを目的とする。
って、たとえば、電力変換装置などでスイッチング素子
として使用するＤＭＯＳＦＥＴにおいて、ゲート幅を短
くすることなく、ゲート抵抗を小さくすることができる
半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、複数のゲート電極部
およびそれらの両端部をそれぞれ電気的に接続するゲー
ト接続配線部によりはしご状に形成されたポリシリコン
配線上に、層間絶縁膜を介して、複数のゲート電極部が
並ぶ方向に延びるアルミニウム製のゲート信号配線を形
成し、そのゲート信号配線を複数のコンタクト部を介し
て前記ポリシリコン配線に電気的に接続した構成となっ
ているものである。
め、本発明にかかる半導体装置は、複数のゲート電極部
およびそれらの両端部をそれぞれ電気的に接続するゲー
ト接続配線部によりはしご状に形成されたポリシリコン
配線上に、層間絶縁膜を介して、複数のゲート電極部が
並ぶ方向に延びるアルミニウム製のゲート信号配線を形
成し、そのゲート信号配線を複数のコンタクト部を介し
て前記ポリシリコン配線に電気的に接続した構成となっ
ているものである。
【００１３】この発明によれば、ゲート信号配線が複数
のゲート電極部が並ぶ方向に延び、かつ複数箇所でポリ
シリコン配線に電気的に接続されているため、はしご状
のポリシリコン配線の、ゲート電極部が並ぶ方向の抵抗
が小さくなる。また、はしご状のポリシリコン配線をゲ
ート電極とする複数のトランジスタセルにおいてほぼ同
時にスイッチング動作が起こるため、スイッチング時の
オン電流の集中を防ぐことができる。
のゲート電極部が並ぶ方向に延び、かつ複数箇所でポリ
シリコン配線に電気的に接続されているため、はしご状
のポリシリコン配線の、ゲート電極部が並ぶ方向の抵抗
が小さくなる。また、はしご状のポリシリコン配線をゲ
ート電極とする複数のトランジスタセルにおいてほぼ同
時にスイッチング動作が起こるため、スイッチング時の
オン電流の集中を防ぐことができる。
【００１４】
【発明の実施の形態】以下に、本発明にかかる半導体装
置をＤＭＯＳＦＥＴに適用した実施の形態について図面
を参照しつつ詳細に説明する。
置をＤＭＯＳＦＥＴに適用した実施の形態について図面
を参照しつつ詳細に説明する。
【００１５】図１は、本発明を適用したＤＭＯＳＦＥＴ
のゲート電極およびゲート信号配線を示す平面図であ
る。ポリシリコン配線層に形成された配線パターン部２
は、ゲート電極部２１およびゲート接続配線部２４によ
りはしご状に形成されている。このはしご状の配線パタ
ーン部２は、図６に関連して説明した従来のはしご状の
配線パターン部１と同じ構成であるため、詳細な説明は
省略する。
のゲート電極およびゲート信号配線を示す平面図であ
る。ポリシリコン配線層に形成された配線パターン部２
は、ゲート電極部２１およびゲート接続配線部２４によ
りはしご状に形成されている。このはしご状の配線パタ
ーン部２は、図６に関連して説明した従来のはしご状の
配線パターン部１と同じ構成であるため、詳細な説明は
省略する。
【００１６】一例として、ゲート電極部２１の線幅は２
μｍであり、ゲート接続配線部２４の線幅は１０μｍで
ある。また、配線パターン部２の厚さ、すなわちポリシ
リコン配線層の厚さは０．３μｍである。そして、その
場合のシート抵抗は２５Ω／□である。
μｍであり、ゲート接続配線部２４の線幅は１０μｍで
ある。また、配線パターン部２の厚さ、すなわちポリシ
リコン配線層の厚さは０．３μｍである。そして、その
場合のシート抵抗は２５Ω／□である。
【００１７】ゲート信号配線２５は、配線パターン部２
が形成されたポリシリコン配線層の上に、層間絶縁膜
（図示省略）を介して積層されたアルミニウム配線層に
形成されている。このアルミニウム配線層の厚さは、た
とえば、１．０μｍであり、その場合のシート抵抗は５
０ｍΩ／□である。ゲート信号配線２５は、パッド部２
５ａと、そのパッド部２５ａからゲート接続配線部２４
に沿って延びる延長部２５ｂとを有する。
が形成されたポリシリコン配線層の上に、層間絶縁膜
（図示省略）を介して積層されたアルミニウム配線層に
形成されている。このアルミニウム配線層の厚さは、た
とえば、１．０μｍであり、その場合のシート抵抗は５
０ｍΩ／□である。ゲート信号配線２５は、パッド部２
５ａと、そのパッド部２５ａからゲート接続配線部２４
に沿って延びる延長部２５ｂとを有する。
【００１８】延長部２５ｂの線幅は、たとえば、６μｍ
である。延長部２５ｂは、図示省略した層間絶縁膜を貫
通するコンタクト部２９を介して、ゲート接続配線部２
４に電気的に接続される。コンタクト部２９は、延長部
２５ｂの長手方向に沿って所定間隔おきに設けられる。
である。延長部２５ｂは、図示省略した層間絶縁膜を貫
通するコンタクト部２９を介して、ゲート接続配線部２
４に電気的に接続される。コンタクト部２９は、延長部
２５ｂの長手方向に沿って所定間隔おきに設けられる。
【００１９】図２は、本実施の形態のＤＭＯＳＦＥＴの
ソース引き出し配線およびドレイン引き出し配線を示す
平面図である。ソース引き出し配線２６およびドレイン
引き出し配線２７は、ゲート信号配線２５が形成された
アルミニウム配線層（第１のアルミニウム配線層とす
る）のさらに上に、層間絶縁膜（図示省略）を介して積
層された第２のアルミニウム配線層に形成される。この
第２のアルミニウム配線層の厚さは、たとえば、１．０
μｍであり、その場合のシート抵抗は５０ｍΩ／□であ
る。
ソース引き出し配線およびドレイン引き出し配線を示す
平面図である。ソース引き出し配線２６およびドレイン
引き出し配線２７は、ゲート信号配線２５が形成された
アルミニウム配線層（第１のアルミニウム配線層とす
る）のさらに上に、層間絶縁膜（図示省略）を介して積
層された第２のアルミニウム配線層に形成される。この
第２のアルミニウム配線層の厚さは、たとえば、１．０
μｍであり、その場合のシート抵抗は５０ｍΩ／□であ
る。
【００２０】図示省略したが、第１のアルミニウム配線
層には、ゲート信号配線２５の他に、ソース引き出し配
線２６およびドレイン引き出し配線２７と、ソース領域
２２およびドレイン領域２３とをそれぞれ電気的に接続
するためのパッドが形成されている。
層には、ゲート信号配線２５の他に、ソース引き出し配
線２６およびドレイン引き出し配線２７と、ソース領域
２２およびドレイン領域２３とをそれぞれ電気的に接続
するためのパッドが形成されている。
【００２１】そのパッドと、ソース引き出し配線２６ま
たはドレイン引き出し配線２７、並びにソース領域２２
およびドレイン領域２３とは、それぞれ、それらの間に
設けられた層間絶縁膜（図示省略）を貫通するコンタク
ト部（図示省略）により電気的に接続されている。それ
によって、ソース引き出し配線２６およびドレイン引き
出し配線２７と、ソース領域２２およびドレイン領域２
３とは、それぞれ電気的に接続されている。
たはドレイン引き出し配線２７、並びにソース領域２２
およびドレイン領域２３とは、それぞれ、それらの間に
設けられた層間絶縁膜（図示省略）を貫通するコンタク
ト部（図示省略）により電気的に接続されている。それ
によって、ソース引き出し配線２６およびドレイン引き
出し配線２７と、ソース領域２２およびドレイン領域２
３とは、それぞれ電気的に接続されている。
【００２２】図３は、本実施の形態にかかるＤＭＯＳＦ
ＥＴの単位セル構造の一例を示す縦断面図である。この
セル構造は、Ｐ型シリコン基板３１にＮ型のウェル領域
３２が形成され、そのＮ型ウェル領域３２内にそれぞれ
ソース領域２２およびドレイン領域２３となるＮ型およ
びＰ型のオフセット領域３３，３４が形成されている。
Ｎ型およびＰ型のオフセット領域３３，３４には、Ｐ型
の高濃度不純物領域（以下、Ｐ＋領域とする）３５，３
６がそれぞれ形成されている。
ＥＴの単位セル構造の一例を示す縦断面図である。この
セル構造は、Ｐ型シリコン基板３１にＮ型のウェル領域
３２が形成され、そのＮ型ウェル領域３２内にそれぞれ
ソース領域２２およびドレイン領域２３となるＮ型およ
びＰ型のオフセット領域３３，３４が形成されている。
Ｎ型およびＰ型のオフセット領域３３，３４には、Ｐ型
の高濃度不純物領域（以下、Ｐ＋領域とする）３５，３
６がそれぞれ形成されている。
【００２３】また、Ｎ型ウェル領域３２内には、Ｎ型の
高濃度不純物領域（以下、Ｎ＋領域とする）３７が形成
されている。Ｎ型オフセット領域３３とＰ型オフセット
領域３４との間には、Ｐチャネル３８が形成される。そ
のＰチャネル３８上にはゲート酸化膜３９を介してゲー
ト電極部２１が積層されている。符号３０はフィールド
酸化膜である。
高濃度不純物領域（以下、Ｎ＋領域とする）３７が形成
されている。Ｎ型オフセット領域３３とＰ型オフセット
領域３４との間には、Ｐチャネル３８が形成される。そ
のＰチャネル３８上にはゲート酸化膜３９を介してゲー
ト電極部２１が積層されている。符号３０はフィールド
酸化膜である。
【００２４】図４は、本実施の形態にかかるＤＭＯＳＦ
ＥＴの単位セル構造の他の例を示す縦断面図である。こ
のセル構造は、Ｎ型シリコン基板５１にＰ型のウェル領
域５２が形成され、そのＰ型ウェル領域５２内にそれぞ
れソース領域２２およびドレイン領域２３となるＰ型お
よびＮ型のオフセット領域５３，５４が形成されてい
る。Ｐ型およびＮ型のオフセット領域５３，５４には、
Ｎ＋領域５５，５６がそれぞれ形成されている。
ＥＴの単位セル構造の他の例を示す縦断面図である。こ
のセル構造は、Ｎ型シリコン基板５１にＰ型のウェル領
域５２が形成され、そのＰ型ウェル領域５２内にそれぞ
れソース領域２２およびドレイン領域２３となるＰ型お
よびＮ型のオフセット領域５３，５４が形成されてい
る。Ｐ型およびＮ型のオフセット領域５３，５４には、
Ｎ＋領域５５，５６がそれぞれ形成されている。
【００２５】また、Ｐ型ウェル領域５２内には、Ｐ＋領
域５７が形成されている。ソース引き出し配線２６は、
ソース領域２２とのコンタクトのためのＮ＋領域５５と
ともに、Ｐ＋領域５７にも電気的に接続される。Ｐ型オ
フセット領域５３とＮ型オフセット領域５４との間に
は、Ｎチャネル５８が形成される。そのＮチャネル５８
上にはゲート酸化膜５９を介してゲート電極部２１が積
層されている。符号５０はフィールド酸化膜である。
域５７が形成されている。ソース引き出し配線２６は、
ソース領域２２とのコンタクトのためのＮ＋領域５５と
ともに、Ｐ＋領域５７にも電気的に接続される。Ｐ型オ
フセット領域５３とＮ型オフセット領域５４との間に
は、Ｎチャネル５８が形成される。そのＮチャネル５８
上にはゲート酸化膜５９を介してゲート電極部２１が積
層されている。符号５０はフィールド酸化膜である。
【００２６】つぎに、図２に示した構成のＤＭＯＳＦＥ
Ｔの製造プロセスについて説明する。まず、周知の製造
プロセスによりはしご状の配線パターン部２を形成す
る。その後、層間絶縁膜を積層し、フォトリソグラフィ
技術およびエッチング技術により、コンタクト部２９
と、ソース領域２２およびドレイン領域２３とのコンタ
クト部を形成する箇所にコンタクトホールを設ける。
Ｔの製造プロセスについて説明する。まず、周知の製造
プロセスによりはしご状の配線パターン部２を形成す
る。その後、層間絶縁膜を積層し、フォトリソグラフィ
技術およびエッチング技術により、コンタクト部２９
と、ソース領域２２およびドレイン領域２３とのコンタ
クト部を形成する箇所にコンタクトホールを設ける。
【００２７】さらに第１のアルミニウム配線層を積層
し、コンタクトホールを埋めるとともに、フォトリソグ
ラフィ技術およびエッチング技術により、ゲート信号配
線２５を形成する。その際、ソース領域２２およびドレ
イン領域２３とのコンタクト用のパッドも形成する。こ
こまでの状態が図１に示されている。
し、コンタクトホールを埋めるとともに、フォトリソグ
ラフィ技術およびエッチング技術により、ゲート信号配
線２５を形成する。その際、ソース領域２２およびドレ
イン領域２３とのコンタクト用のパッドも形成する。こ
こまでの状態が図１に示されている。
【００２８】さらにその上に層間絶縁膜を積層し、フォ
トリソグラフィ技術およびエッチング技術により、ソー
ス領域２２およびドレイン領域２３とのコンタクト用の
パッド位置にコンタクトホールを設ける。そして、第２
のアルミニウム配線層を積層し、コンタクトホールを埋
めるとともに、フォトリソグラフィ技術およびエッチン
グ技術により、ソース引き出し配線２６およびドレイン
引き出し配線２７を形成する。それによって図２に示し
た構成ができあがる。
トリソグラフィ技術およびエッチング技術により、ソー
ス領域２２およびドレイン領域２３とのコンタクト用の
パッド位置にコンタクトホールを設ける。そして、第２
のアルミニウム配線層を積層し、コンタクトホールを埋
めるとともに、フォトリソグラフィ技術およびエッチン
グ技術により、ソース引き出し配線２６およびドレイン
引き出し配線２７を形成する。それによって図２に示し
た構成ができあがる。
【００２９】図５は、本実施の形態のＤＭＯＳＦＥＴを
スイッチ用パワーデバイスとして用いた１Ｗ級のＤＣ−
ＤＣコンバータのターンオフスイッチング波形を示す図
である。図５において、Ｉｄはドレイン電流、Ｖdsはソ
ース−ドレイン間電圧である。オン抵抗およびターンオ
フスイッチング損失は、図５に示すように、それぞれ
０．６８Ωおよび６．２ｎＪである。
スイッチ用パワーデバイスとして用いた１Ｗ級のＤＣ−
ＤＣコンバータのターンオフスイッチング波形を示す図
である。図５において、Ｉｄはドレイン電流、Ｖdsはソ
ース−ドレイン間電圧である。オン抵抗およびターンオ
フスイッチング損失は、図５に示すように、それぞれ
０．６８Ωおよび６．２ｎＪである。
【００３０】それに対して、従来のＤＭＯＳＦＥＴをス
イッチ用パワーデバイスとして用いた１Ｗ級のＤＣ−Ｄ
Ｃコンバータのオン抵抗およびターンオフスイッチング
損失は、それぞれ０．７９Ωおよび４６．１ｎＪである
（図８参照）。したがって、本実施の形態によれば、オ
ン抵抗による定常損失を増大させずに、ターンオフスイ
ッチング損失を従来の１／７以下に低減させることがで
きるということが確認された。
イッチ用パワーデバイスとして用いた１Ｗ級のＤＣ−Ｄ
Ｃコンバータのオン抵抗およびターンオフスイッチング
損失は、それぞれ０．７９Ωおよび４６．１ｎＪである
（図８参照）。したがって、本実施の形態によれば、オ
ン抵抗による定常損失を増大させずに、ターンオフスイ
ッチング損失を従来の１／７以下に低減させることがで
きるということが確認された。
【００３１】上記実施の形態によれば、複数のゲート電
極部２１およびゲート接続配線部２４によりはしご状に
形成されたポリシリコン配線上に、層間絶縁膜を介し
て、複数のゲート電極部２１が並ぶ方向に延びるアルミ
ニウム製のゲート信号配線２５が形成され、そのゲート
信号配線２５とゲート接続配線部２４とが複数のコンタ
クト部２９を介して電気的に接続される構成としたた
め、はしご状のポリシリコン配線の、ゲート電極部２１
が並ぶ方向の抵抗が小さくなる。
極部２１およびゲート接続配線部２４によりはしご状に
形成されたポリシリコン配線上に、層間絶縁膜を介し
て、複数のゲート電極部２１が並ぶ方向に延びるアルミ
ニウム製のゲート信号配線２５が形成され、そのゲート
信号配線２５とゲート接続配線部２４とが複数のコンタ
クト部２９を介して電気的に接続される構成としたた
め、はしご状のポリシリコン配線の、ゲート電極部２１
が並ぶ方向の抵抗が小さくなる。
【００３２】したがって、ゲート幅を短くすることな
く、ゲート抵抗を小さくすることができるので、図５に
関連して説明したように、オン抵抗による定常損失を増
大させずに、スイッチング損失を低減させることができ
る。
く、ゲート抵抗を小さくすることができるので、図５に
関連して説明したように、オン抵抗による定常損失を増
大させずに、スイッチング損失を低減させることができ
る。
【００３３】また、上記実施の形態によれば、ゲート接
続配線部２４が複数のコンタクト部２９を介してゲート
信号配線２５に電気的に接続されるため、はしご状のポ
リシリコン配線をゲート電極とする複数のトランジスタ
セルにおいて、スイッチング時にほぼ同時にスイッチン
グ動作が起こるため、スイッチング時のオン電流の集中
を防ぐことができる。
続配線部２４が複数のコンタクト部２９を介してゲート
信号配線２５に電気的に接続されるため、はしご状のポ
リシリコン配線をゲート電極とする複数のトランジスタ
セルにおいて、スイッチング時にほぼ同時にスイッチン
グ動作が起こるため、スイッチング時のオン電流の集中
を防ぐことができる。
【００３４】以上において、本発明は、ＤＭＯＳＦＥＴ
以外の半導体装置にも適用可能であるし、また、ゲート
電極部、ゲート接続配線部、ゲート信号配線、ソース引
き出し配線およびドレイン引き出し配線の線幅や厚さは
上記実施の形態に限らない。
以外の半導体装置にも適用可能であるし、また、ゲート
電極部、ゲート接続配線部、ゲート信号配線、ソース引
き出し配線およびドレイン引き出し配線の線幅や厚さは
上記実施の形態に限らない。
【００３５】
【発明の効果】以上説明したとおり、本発明にかかる半
導体装置によれば、ゲート信号配線が複数のゲート電極
部が並ぶ方向に延び、かつ複数箇所でポリシリコン配線
に電気的に接続されているため、はしご状のポリシリコ
ン配線の、ゲート電極部が並ぶ方向の抵抗が小さくな
る。したがって、ゲート幅を短くすることなく、ゲート
抵抗を小さくすることができるので、オン抵抗による定
常損失を増大させずに、スイッチング損失を低減させる
ことができる。
導体装置によれば、ゲート信号配線が複数のゲート電極
部が並ぶ方向に延び、かつ複数箇所でポリシリコン配線
に電気的に接続されているため、はしご状のポリシリコ
ン配線の、ゲート電極部が並ぶ方向の抵抗が小さくな
る。したがって、ゲート幅を短くすることなく、ゲート
抵抗を小さくすることができるので、オン抵抗による定
常損失を増大させずに、スイッチング損失を低減させる
ことができる。
【００３６】また、はしご状のポリシリコン配線をゲー
ト電極とする複数のトランジスタセルにおいてほぼ同時
にスイッチング動作が起こるため、スイッチング時のオ
ン電流の集中を防ぐことができる。
ト電極とする複数のトランジスタセルにおいてほぼ同時
にスイッチング動作が起こるため、スイッチング時のオ
ン電流の集中を防ぐことができる。
【図１】本発明にかかる半導体装置を適用したＤＭＯＳ
ＦＥＴのゲート電極およびゲート信号配線を示す平面図
である。
ＦＥＴのゲート電極およびゲート信号配線を示す平面図
である。
【図２】本発明にかかる半導体装置を適用したＤＭＯＳ
ＦＥＴのソース引き出し配線およびドレイン引き出し配
線を示す平面図である。
ＦＥＴのソース引き出し配線およびドレイン引き出し配
線を示す平面図である。
【図３】そのＤＭＯＳＦＥＴの単位セル構造の一例を示
す縦断面図である。
す縦断面図である。
【図４】そのＤＭＯＳＦＥＴの単位セル構造の一例を示
す縦断面図である。
す縦断面図である。
【図５】そのＤＭＯＳＦＥＴをスイッチ用パワーデバイ
スとして用いた１Ｗ級のＤＣ−ＤＣコンバータのターン
オフスイッチング波形を示す波形図である。
スとして用いた１Ｗ級のＤＣ−ＤＣコンバータのターン
オフスイッチング波形を示す波形図である。
【図６】従来におけるＤＭＯＳＦＥＴのゲート電極を示
す平面図である。
す平面図である。
【図７】従来におけるＤＭＯＳＦＥＴのソース引き出し
配線およびドレイン引き出し配線を示す平面図である。
配線およびドレイン引き出し配線を示す平面図である。
【図８】従来におけるＤＭＯＳＦＥＴをスイッチ用パワ
ーデバイスとして用いた１Ｗ級のＤＣ−ＤＣコンバータ
のターンオフスイッチング波形を示す波形図である。
ーデバイスとして用いた１Ｗ級のＤＣ−ＤＣコンバータ
のターンオフスイッチング波形を示す波形図である。
２１ ゲート電極部 ２２ ソース領域 ２３ ドレイン領域 ２４ ゲート接続配線部 ２５ ゲート信号配線 ２６ ソース引き出し配線 ２７ ドレイン引き出し配線 ２９ コンタクト部
Claims (4)
- 【請求項１】 ポリシリコンからなる配線層に並んで形
成された複数のゲート電極部と、 前記配線層に形成され、かつ前記ゲート電極部の少なく
とも一端を相互に電気的に接続するゲート接続配線部
と、 前記ゲート接続配線部に沿って、前記配線層よりも比抵
抗が小さく、かつ層間絶縁膜を介して前記配線層と分離
された第２の配線層に形成されたゲート信号配線と、 前記層間絶縁膜を貫通して前記ゲート信号配線と前記ゲ
ート接続配線部とを電気的に接続する複数のコンタクト
部と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記ゲート接続配線部は、前記ゲート電
極部の両端をそれぞれ相互に電気的に接続しており、前
記ゲート信号配線は前記ゲート電極部の両側端部にそれ
ぞれ沿って配線されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記第２の配線層はアルミニウムででき
ていることを特徴とする請求項１または２に記載の半導
体装置。 - 【請求項４】 第２の層間絶縁膜を介して前記第２の配
線層と分離された第３の配線層に、ソース引き出し配線
およびドレイン引き出し配線が形成されることを特徴と
する請求項１〜３のいずれか一つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210417A JP2001036081A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210417A JP2001036081A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036081A true JP2001036081A (ja) | 2001-02-09 |
Family
ID=16588979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11210417A Pending JP2001036081A (ja) | 1999-07-26 | 1999-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036081A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| JP2008502139A (ja) * | 2004-05-26 | 2008-01-24 | マイクロン テクノロジー，インコーポレーテッド | 半導体構造、メモリ素子構造、及び半導体構造の形成方法 |
| JP2010118637A (ja) * | 2008-10-16 | 2010-05-27 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8372710B2 (en) | 2004-09-01 | 2013-02-12 | Micron Technology, Inc. | Vertical transistors |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1999
- 1999-07-26 JP JP11210417A patent/JP2001036081A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| JP2008502139A (ja) * | 2004-05-26 | 2008-01-24 | マイクロン テクノロジー，インコーポレーテッド | 半導体構造、メモリ素子構造、及び半導体構造の形成方法 |
| US8829602B2 (en) | 2004-05-26 | 2014-09-09 | Micron Technology, Inc. | Integrated circuits and transistor design therefor |
| US8372710B2 (en) | 2004-09-01 | 2013-02-12 | Micron Technology, Inc. | Vertical transistors |
| US8633529B2 (en) | 2004-09-01 | 2014-01-21 | Micron Technology, Inc. | Vertical transistors |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP2010118637A (ja) * | 2008-10-16 | 2010-05-27 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8183645B2 (en) | 2008-10-16 | 2012-05-22 | Renesas Electronics Corporation | Power semiconductor device including gate lead-out electrode |
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