WO2006035877A1 - 半導体装置 - Google Patents

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WO2006035877A1
WO2006035877A1 PCT/JP2005/017963 JP2005017963W WO2006035877A1 WO 2006035877 A1 WO2006035877 A1 WO 2006035877A1 JP 2005017963 W JP2005017963 W JP 2005017963W WO 2006035877 A1 WO2006035877 A1 WO 2006035877A1
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trench
gate
gate electrode
trenches
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Shuji Mizokuchi
Kazuaki Tsunoda
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device having a trench gate, and more particularly to a semiconductor device having a vertical gate electrode.
  • one method is to increase the density of transistors arranged per unit area by miniaturizing a device.
  • a method of forming a vertical gate semiconductor device in which a trench is formed in a substrate and a gate insulating film and a gate electrode are provided therein.
  • the transistor density can be increased by arranging the trenches in a stripe shape to reduce the width of the trenches and reducing the pitch between adjacent trenches.
  • FIG. 12 is a plan view showing the structure of a conventional vertical gate semiconductor device. As shown in FIG. 12, in the conventional vertical gate semiconductor device, a plurality of trenches 101 are provided on a semiconductor substrate 100, and a gate electrode portion 102 and a gate lead-out portion 103 are provided in each of the trenches 101. .
  • a gate insulating film is usually formed on the inner wall of the trench by thermal oxidation. Due to this thermal oxidation process, dislocations or defects are prominently generated in the discontinuous portion of the trench, particularly in the gate leading portion at the end of the trench.
  • a plurality of gate electrodes are connected to a gate with a gently changing curvature. There has been proposed a method of coupling by an output portion (see Patent Document 1).
  • 13 (a) and 13 (b) are a plan view and a sectional view showing the structure of a conventional vertical gate semiconductor device.
  • the terminal end 112 of the trench 111 is provided in the gate lead portion 113.
  • the end portion 112 is bifurcated and each branch portion is connected to the end portion 112 of the adjacent trench 111.
  • an n-epitaxial layer 122 and a p-type base diffusion layer 123 are formed on an n semiconductor substrate 121.
  • a gate insulating film 124 and a polysilicon film 125 are formed on the surface of the end portion of the trench 111.
  • Patent Document 1 Japanese Patent No. 3367857
  • an object of the present invention is to provide a vertical gate structure semiconductor device and a method of manufacturing the same, in which leakage current can be suppressed by modifying the shape of the gate lead-out portion.
  • a first semiconductor device is a semiconductor device having a gate insulating film and a gate electrode in a plurality of trenches formed in a semiconductor substrate, wherein at least a part of end portions of the trenches Width force Wider than the width of the trench except the end portion.
  • the etchant becomes the trench. It is possible to suppress the concentration at the end portion. Therefore, it is possible to prevent the etching from proceeding quickly at the end of the trench. Therefore, it is possible to prevent a fine trench (hereinafter referred to as a sub-trench) from being formed with the depth of the end portion of the trench being deeper than other portions.
  • a fine trench hereinafter referred to as a sub-trench
  • the thermal oxidation proceeds at the end of the trench, and the gate insulating film is thinned.
  • production of leak current can be suppressed.
  • the trench includes a gate electrode portion in which the gate electrode is disposed, and a gate lead portion that electrically connects the gate electrode and the outside, and the termination
  • the part may be a terminal part in the gate lead-out part.
  • the trench may be arranged in a stripe shape in the gate electrode portion.
  • the terminal portions in the two adjacent trenches among the trenches, the terminal portions may be arranged at different positions in the stripe extending direction. As a result, even when the pitch of the trench is small, it is possible to avoid the end portions from overlapping.
  • one of the trenches and two trenches located on both sides of the trench are arranged at different positions in the extending direction of the stripe, In the two trenches located on both sides, the end portions may be arranged at the same position in the extending direction of the stripe.
  • the semiconductor substrate includes a drain region, a body region located on the drain region, and a source region located on the body region.
  • the trench may be formed through the source region and the body region to a depth in the middle of the drain region.
  • the first semiconductor device according to the present invention may be a vertical gate insulating semiconductor device in which current flows in the depth direction.
  • a second semiconductor device is a semiconductor device having a gate insulating film and a gate electrode in a plurality of trenches formed in a semiconductor substrate, and a termination portion of the trench is in a Harcam shape.
  • the etchant is prevented from concentrating at the end of the trench when the trench is formed by etching by forming the end of the trench into a no-cam shape. be able to. Therefore, since the etching can be prevented from proceeding quickly at the end portion of the trench, the depth of the end portion of the trench is deeper than that of the other portion, and this is referred to as a sub-trench. Can be prevented from being formed.
  • thermal oxidation of the surface of the trench in which the sub-trench is formed makes it difficult for the thermal oxidation to proceed at the end of the trench, causing a problem when the gate insulating film is thin.
  • production of leak current can be suppressed.
  • the second semiconductor device of the present invention it is possible to suppress the occurrence of stress due to oxidation in the step of thermally oxidizing the surface of the trench.
  • the amount of stress generated in the trench itself is reduced, the amount of stress exerted on the gate electrode inside the trench by the interlayer insulating film deposited above the trench can also be reduced.
  • dislocations and defects can be prevented from occurring inside the semiconductor substrate, the yield of the semiconductor device can be improved, and the reliability can be improved.
  • the trench includes a gate electrode portion in which the gate electrode is disposed, and a gate lead portion that electrically connects the gate electrode and the outside, and the termination
  • the part may be a terminal part in the gate lead-out part.
  • the trench in the gate electrode portion, may be arranged in a stripe shape.
  • two or more hexagons may be arranged in the end portion in the extending direction of the stripe.
  • the semiconductor substrate includes a drain region, a body region located on the drain region, and a source region located on the body region.
  • the trench may be formed through the source region and the body region to a depth in the middle of the drain region.
  • the invention's effect [0025] According to the semiconductor device of the present invention, it is possible to suppress the occurrence of a sub-trench at the end of the trench.
  • FIG. 1 (a) and (b) are enlarged views of a gate lead-out portion in a conventional semiconductor device having a vertical gate structure.
  • FIG. 2 is a plan view showing the structure of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along line AA of the gate lead portion shown in FIG. 2 and a cross-sectional view taken along line BB of the transistor region.
  • FIG. 4 is a view showing a cross section taken along the line CC shown in FIG. 2.
  • FIGS. 5 (a) to 5 (c) are cross-sectional views showing the manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
  • 6 (a) to 6 (c) are cross-sectional views showing the manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 7A to 7C are cross-sectional views showing manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 8A and 8B are cross-sectional views showing the manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
  • 9 (a) and 9 (b) are cross-sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is a plan view showing a structure of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 11 is a plan view showing a structure of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 12 is a plan view showing a structure of a conventional vertical gate semiconductor device.
  • 13 (a) and 13 (b) are a plan view and a cross-sectional view showing the structure of a conventional vertical gate semiconductor device.
  • a conventional semiconductor device having a vertical gate structure has a problem in that a leak current is generated.
  • the present inventor found out the cause of the problem. The cause will be described below.
  • FIGS. 1A and 1B are enlarged views of a gate lead-out portion in a conventional semiconductor device having a vertical gate structure.
  • the gate insulating film is formed by thermally oxidizing the surface of the trench in such a state, the thermal oxide proceeds in the portion where the sub-trenches 2 are formed, and the gate is interrupted in the vicinity thereof. The edge film becomes thin. This is considered to cause an increase in gate leakage.
  • the shape of the terminal portion of the trench 1 is changed.
  • FIG. 2 is a plan view showing the structure of the trench according to the first embodiment of the present invention. As shown in FIG. 2, in this embodiment, a plurality of trenches 12 are formed on the surface of a semiconductor substrate 11 having silicon power. The trench 12 is connected to the gate electrode portion R and the gate electrode portion R.
  • the end portion 13 of the trench 12 in A is wider than the other portions.
  • the trench 12 is provided with two different lengths alternately at the gate lead-out portion R, so that the end of the trench 12 is obtained.
  • the ends 13 are arranged alternately. As a result, even in a semiconductor device having a small pitch of the trenches 12, the end portions 13 can be formed without overlapping the end portions 13 located on both sides.
  • the gate lead-out part R is adjacent to the wiring part R.
  • the gate electrode (shown in FIG. 3 etc.) is electrically connected to the outside.
  • FIG. 3 is a cross-sectional view taken along the line AA of the gate lead portion shown in FIG. 2, and a cross-sectional view taken along the line BB of the transistor region.
  • a first conductivity type epi-layer drain region 21, a second conductivity type body region 22 and a source region 23 are formed in the conductor substrate 11 in this order.
  • a plurality of trenches 12 are formed in the semiconductor substrate 11, and the trench 12 penetrates the source region 23 and the body region 22, and the The depth reaches the middle of the layer drain region 21.
  • the upper end of the trench 12 is rounded.
  • a gate insulating film 24 is formed on the surface of the trench 12, and a gate electrode 25 is embedded in the trench 12 via the gate insulating film 24.
  • a silicon oxide film 26 is formed on the trench 12 above the gate electrode 25, and the upper surface of the silicon oxide film 26 is covered with a barrier metal 27.
  • the noria metal 27 extends from above the silicon oxide film 26 in the trench 12 to the side wall of the trench 12 and covers the source region 23 outside the trench 12.
  • the top of the noble metal 27 is covered with an aluminum film 28.
  • a first conductivity type epi-layer drain region 21 and a second conductivity type body region 22 are formed in this order with a lower force.
  • the trench 12 passes through the body region 22 and reaches a depth in the middle of the epi layer drain region 21.
  • the surface of the trench 12 is covered with a gate insulating film 24, and the inside of the trench 12 is covered with a polysilicon film 25a via the gate insulating film 24.
  • the polysilicon film 25a extends over the body region 22 outside the trench 12.
  • the polysilicon film 25a is covered with a silicon oxide film 26.
  • the silicon oxide film 26 is covered with a barrier metal 27, and the noir metal 27 is covered with an aluminum film 28.
  • FIG. 4 is a view showing a cross section taken along the line CC shown in FIG. In FIG. 4, illustration of a part of the members is omitted in order to make the drawing easier to understand.
  • the side wiring portion R is arranged in order. Above trench 12 in gate lead-out part R
  • the polysilicon film 25a drawn on the other side (on the insulating film 36) is formed in the wiring portion R around the cell.
  • the gate electrode 25a is electrically connected to the outside.
  • the silicon oxide film 26 in the upper part of the trench 12 is divided by a body contact region 35 and a source region 23 disposed thereon.
  • FIG. 5 (a) to FIG. 9 (b) show the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
  • FIG. In the manufacturing process of the semiconductor device according to the present embodiment, first, the first conductivity type epilayer drain region 21 is formed on the first conductivity type semiconductor substrate 11 in the step shown in FIG. After the second conductivity type body region 22 having the opposite polarity is formed on the upper layer by ion implantation, a silicon oxide film 30 of 50 nm to 500 nm is formed on the surface of the body region 22 by performing thermal oxidation.
  • a resist 31 that opens a region for forming a trench is formed on the silicon oxide film 30, and the silicon oxide film 30 is formed. Etching is performed.
  • the trenches 12 having a depth of 0.8 / ⁇ ⁇ to 3. O / zm reaching the first conductivity type epoxy layer drain region 21 and the end portions 13 thereof are formed. As shown in FIG. 2, the trench 12 is formed in the region extending over the transistor region R, and the gate extraction region R force is also formed.
  • the end portion 13 of the portion located in the lead-out region R is formed with a wider width than the other portions.
  • thermal oxidation is performed to alleviate damage on the top, bottom, and side walls of the trench 12 to form a silicon oxide film 32 of 20 nm to 100 nm.
  • the silicon oxide film 30 and the silicon oxide film 32 thus formed are removed by wet etching. At this time, a part of the silicon oxide film 30 remains on the body region 22.
  • thermal oxidation is performed to form a gate insulating film 24 having a thickness of 8 nm to 100 nm on the surfaces of the trench 12 and its end portion 13.
  • a polysilicon film 25a having a thickness of 200 nm to 800 nm that fills the trench 12 and its end portion 13 and covers the body region 22 outside the trench 12 is provided.
  • the transistor region R is opened on the polysilicon film 25a.
  • a resist 33 is formed to cover the gate lead-out portion R, and the resist 33 is used as an etching mask.
  • Etching is performed. This etching is performed outside the trench 12 in the transistor region R.
  • the gate electrode 25 filling the lower portion of the trench 12 is formed in the transistor region R.
  • a silicon oxide film 26 having a thickness of 400 nm to 800 nm is formed.
  • the silicon oxide film 26 in the transistor region R is removed from the body region 22.
  • the top of the gate electrode 25 is
  • the first conductive type impurity is also implanted with a substrate upper force.
  • the source region 23 is formed above the body region 22.
  • the silicon oxide film 26 filled in the trench 12 is removed from the surface to a depth of 100 nm to 30 Onm.
  • the edge of the portion constituting the upper end of the trench 12 in the source region 23 can be rounded by performing dry etching under the condition that the selectivity to the silicon oxide film is higher than that of silicon.
  • the semiconductor device of this embodiment can be formed through the above steps.
  • the end portions of the trench 12 are connected to each other.
  • the pitch between the trenches 12 can be reduced.
  • the arrangement of the end portions of the trenches 12 is not limited thereto, and may be arranged irregularly or arranged in a horizontal row.
  • FIG. 2 illustrates the case where the end portion 13 of the trench 12 has a rectangular planar shape (node, summer head type).
  • the width of the end portion 13 of the trench 12 only needs to be wider than that of the other portions. Therefore, the end portion 13 has, for example, a circular shape, a square shape, or a polygonal planar shape other than a square shape. It may be.
  • the width of the end portion 13 is not necessarily constant, and the width of the other end portion 13 of the end portion 13 is wider than the region other than the end portion 13. May be narrower than the region other than the end portion 13.
  • the etchant is formed in the end portion 13 of the trench 12. Concentration can be suppressed. Accordingly, since the etching can be prevented from progressing quickly at the terminal end 13 of the trench 12, the sub-trench is formed with the depth of the terminal end 13 of the trench 12 deeper than the other portions. Can be prevented. Conventionally, by thermally oxidizing the surface of the trench in which the sub-trench is formed, the thermal oxide does not easily progress at the end of the trench, and a problem occurs when the gate insulating film becomes thin. Such a failure can be avoided in the first semiconductor device of the present invention. As a result, generation of leakage current can be suppressed.
  • the end portions 13 of the trenches 12 are alternately arranged. As a result, even in a semiconductor device in which the pitch of the trenches 12 is small, the end portions 13 can be formed without overlapping the end portions 13 located on both sides.
  • FIG. 10 is a plan view showing the structure of the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 9, in the semiconductor device of this embodiment, the gate lead-out portion R
  • the terminal portion of the trench 12 is formed in a Hercam shape. More specifically, the two trenches 12 in which the transistor region R force also extends to the gate extraction region R are
  • Gate drawer R It is connected to one hexagonal trench 12 at the leading part R.
  • FIG. 5 adjacent hexagonal trenches 12 share one side with the adjacent hexagonal trenches 12, thereby forming a hard cam shape in which a plurality of hexagons are continuously arranged.
  • FIG. 10 shows a heart cam shape in which hexagons are arranged in a horizontal row. The shape may be arranged vertically or in multiple lines.
  • the trench 12 is arranged in a Harcam shape means that at least one side of the hexagonal trench force hexagonal shape is shared with another hexagonal shape.
  • the manufacturing method of the semiconductor device according to the present embodiment is the same as the method described in the first embodiment except that the terminal portion of the trench 12 is formed in a honeycomb shape, and thus the description thereof is omitted. To do.
  • the end portion 13 of the trench 12 is formed in a honeycomb shape, thereby suppressing the etchant from concentrating on the end portion 13 of the trench 12 when the trench 12 is formed by etching. be able to. Therefore, since the etching can be prevented from progressing quickly at the end portion 13 of the trench 12, the sub-trench is formed with the depth of the end portion 13 of the trench 12 being deeper than the other portions. Can be prevented. Conventionally, when the surface of the trench in which the sub-trench is formed is thermally oxidized, the thermal oxidation proceeds at the end of the trench, which causes a problem that the gate insulating film is thin. However, such a problem can be avoided in the second semiconductor device of the present invention. Thereby, generation
  • the semiconductor device of the present embodiment it is possible to suppress the occurrence of stress due to oxidation in the step of thermally oxidizing the surface of the trench 12.
  • the amount of stress generated in the trench 12 itself is reduced, the amount of stress exerted on the gate electrode inside the trench 12 by the interlayer insulating film deposited above the trench 12 can also be reduced.
  • FIG. 11 is a plan view showing the structure of the semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device according to the present embodiment is horizontally placed by rotating the direction in which the hexagons of the trench end portions in the second embodiment are arranged by 30 °. Since other structures are the same as those of the second embodiment, detailed description thereof is omitted. The effect obtained by the structure of this embodiment is the same as that of the second embodiment. Omitted.
  • the semiconductor device of the present invention can be used as a semiconductor device such as a MISFET or IGBT having a high breakdown voltage trench MIS gate structure used for applications such as small signals and electric power.

Abstract

　半導体基板にトレンチが形成され、トレンチは、ゲート電極が配置するゲート電極部と、ゲート電極と外部とを電気的に接続するための配線が接するゲート引き出し部とを有する。ゲート電極を外部と電気的に接続するためのゲート引き出し部では、トレンチの終端部の幅が、トレンチのうちの他の部分よりも広く形成されている。

Description

半導体装置
技術分野
[0001] 本発明はトレンチゲートを有する半導体装置に関し、特に縦型ゲート電極を有する 半導体装置に関するものである。
背景技術
[0002] 近年、エレクトロニクス機器における低消費電力化、高機能化及び高速ィ匕に伴って 、それに付随する半導体装置も低消費電力化、高速ィ匕が要求されてきている。一般 的にエレクトロニクス機器のロードスィッチ及び DC - DCコンバータに用 、られて!、る 半導体装置も、それらに対応するためにトランジスタのオン抵抗の小さなものが要求 されている。
[0003] トランジスタのオン抵抗を小さくするためには、デバイスを微細化して単位面積あた りに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。そ の例としては、基板内にトレンチを形成し、その内部にゲート絶縁膜とゲート電極とを 備えた縦型ゲート半導体装置を形成する方法が挙げられる。縦型ゲート半導体装置 では、トレンチをストライプ状に配置して、トレンチの幅を微細化するとともに、隣接す るトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることができる。
[0004] 縦型ゲート半導体装置では、ゲート電極をトレンチの外に引き出し、アルミ配線等と の電気的コンタクトを取るために、ゲート引き出し部（ゲート引き上げ部）が設けられて いる。図 12は、従来における縦型ゲート半導体装置の構造を示す平面図である。図 12に示すように、従来の縦型ゲート半導体装置では、半導体基板 100に複数のトレ ンチ 101が設けられ、トレンチ 101のそれぞれに、ゲート電極部 102とゲート引き出し 部 103とが設けられている。
[0005] このような縦型ゲート半導体装置では、通常、熱酸ィ匕によってトレンチの内壁にゲ ート絶縁膜を形成する。この熱酸ィ匕工程により、転位または欠陥がトレンチの不連続 部分、特にトレンチ終端部のゲート引き出し部で顕著に発生する。このような不具合 を解決するために、複数のゲート電極を、穏やかに変化する曲率を有するゲート引き 出し部によって結合させる方法が提案されて 、る（特許文献 1参照)。
[0006] 以下にその方法について説明する。図 13 (a)、（b)は、従来における縦型ゲート半 導体装置の構造を示す平面図および断面図である。図 13 (a)に示すように、従来に おける縦型ゲート半導体装置では、トレンチ 111の終端部 112がゲート引き出し部 1 13に設けられている。終端部 112は二股状に分岐し、それぞれの分岐部が、隣接す るトレンチ 111の終端部 112と連結している。この終端部 112の断面では、図 13 (b) に示すように、 n半導体基板 121の上に、 n—ェピタキシャル層 122および p型ベース 拡散層 123が形成されて 、る。トレンチ 111の終端部の表面にはゲート絶縁膜 124 およびポリシリコン膜 125が形成されている。
[0007] 以上のような構造とすることにより、トレンチに不連続な部分が無くなるため、熱酸ィ匕 工程において酸ィ匕起因の応力を低減させることが可能となる。
特許文献 1：特許第 3367857号公報
発明の開示
発明が解決しょうとする課題
[0008] し力しながら、図 12に開示される従来の技術では、上述したような応力の不具合だ けでなく、リーク電流が増大すると 、つた不具合が生じて 、た。
[0009] そこで、本発明は、ゲート引き出し部の形状を変形することにより、リーク電流を抑 制することができる縦型ゲート構造の半導体装置およびその製造方法を提供すること を目的とする。
課題を解決するための手段
[0010] 本発明における第 1の半導体装置は、半導体基板に形成された複数のトレンチ内 にゲート絶縁膜およびゲート電極を有する半導体装置であって、前記トレンチの終端 部のうちの少なくとも一部の幅力 前記トレンチのうち前記終端部を除く部分の幅より も広い。
[0011] 本発明における第 1の半導体装置では、トレンチの終端部のうちの少なくとも一部 の幅を他の部分の幅よりも広くすることにより、トレンチをエッチングにより形成する際 に、エツチャントがトレンチの終端部に集中することを抑制することができる。したがつ て、トレンチの終端部においてエッチングが早く進行するのを抑制することができるた め、トレンチの終端部の深さが他の部分よりも深くなつて微細なトレンチ（以下では、こ れをサブトレンチと記載する）が形成されるのを防止することができる。従来では、サ ブトレンチが形成されたトレンチの表面を熱酸ィ匕することにより、トレンチの終端部に おいて熱酸ィ匕が進行しに《なりゲート絶縁膜が薄膜ィ匕するといつた不具合が生じて いたが、本発明における第 1の半導体装置では、そのような不具合を回避することが できる。これにより、リーク電流の発生を抑制することができる。
[0012] 本発明における第 1の半導体装置において、前記トレンチは、前記ゲート電極が配 置するゲート電極部と、前記ゲート電極と外部とを電気的に接続するゲート引き出し 部とを備え、前記終端部は、前記ゲート引き出し部における終端部であってもよい。
[0013] 本発明における第 1の半導体装置において、前記ゲート電極部において、前記トレ ンチはストライプの形状で配置して 、てもよ 、。
[0014] 本発明における第 1の半導体装置において、前記トレンチのうち互いに隣接する 2 つでは、前記終端部が、前記ストライプの延びる方向において異なる位置に配置して いてもよい。これにより、トレンチのピッチが小さい場合であっても、終端部が重なるこ とを回避することがでさる。
[0015] 本発明における第 1の半導体装置において、前記トレンチのうちの 1つと、その両隣 に位置する 2つのトレンチとでは、前記終端部が前記ストライプの延びる方向におい て異なる位置に配置し、前記両隣に位置する 2つのトレンチでは、前記終端部が、前 記ストライプの延びる方向にぉ 、て同じ位置に配置して 、てもよ 、。
[0016] 本発明における第 1の半導体装置において、前記半導体基板には、ドレイン領域と 、前記ドレイン領域の上に位置するボディ領域と、前記ボディ領域の上に位置するソ ース領域とが形成され、前記トレンチは、前記ソース領域および前記ボディ領域を貫 通して前記ドレイン領域のうちの途中の深さまで形成されて 、てもよ 、。
[0017] 本発明における第 1の半導体装置において、深さ方向に電流が流れる縦型ゲート 絶縁型半導体装置であってもよ ヽ。
[0018] 本発明における第 2の半導体装置は、半導体基板に形成された複数のトレンチ内 にゲート絶縁膜およびゲート電極を有する半導体装置であって、前記トレンチの終端 部がハ-カム形状である。 [0019] 本発明における第 2の半導体装置では、トレンチの終端部をノヽ-カム形状とするこ とにより、トレンチをエッチングにより形成する際に、エツチャントがトレンチの終端部 に集中することを抑制することができる。したがって、トレンチの終端部においてエツ チングが早く進行するのを抑制することができるため、トレンチの終端部の深さが他の 部分よりも深くなつて微細なトレンチ（以下では、これをサブトレンチと記載する）が形 成されるのを防止することができる。従来では、サブトレンチが形成されたトレンチの 表面を熱酸化することにより、トレンチの終端部において熱酸ィ匕が進行しにくくなりゲ ート絶縁膜が薄膜ィ匕するといつた不具合が生じていたが、本発明における第 2の半 導体装置では、そのような不具合を回避することができる。これにより、リーク電流の 発生を抑制することができる。
[0020] さらに、本発明における第 2の半導体装置では、トレンチの表面を熱酸化する工程 において酸ィ匕起因の応力が発生するのを抑制することができる。これにより、トレンチ 自体に発生する応力の量が低減されるため、トレンチの上方に堆積される層間絶縁 膜がトレンチ内部のゲート電極に及ぼす応力の量も低減することができる。これにより 、半導体基板内部に転位および欠陥が発生するのを抑制することができ、半導体装 置の歩留まりを向上させることができると共に、信頼性を向上させることができる。
[0021] 本発明における第 2の半導体装置において、前記トレンチは、前記ゲート電極が配 置するゲート電極部と、前記ゲート電極と外部とを電気的に接続するゲート引き出し 部とを備え、前記終端部は、前記ゲート引き出し部における終端部であってもよい。
[0022] 本発明における第 2の半導体装置において、前記ゲート電極部において、前記トレ ンチはストライプの形状で配置して 、てもよ 、。
[0023] 本発明における第 2の半導体装置において、前記終端部では、前記ストライプの延 びる方向にぉ 、て、 2つ以上の六角形が配置して!/、てもよ!/、。
[0024] 本発明における第 2の半導体装置において、前記半導体基板には、ドレイン領域と 、前記ドレイン領域の上に位置するボディ領域と、前記ボディ領域の上に位置するソ ース領域とが形成され、前記トレンチは、前記ソース領域および前記ボディ領域を貫 通して前記ドレイン領域のうちの途中の深さまで形成されて 、てもよ 、。
発明の効果 [0025] 本発明の半導体装置によると、トレンチ終端部におけるサブトレンチの発生を抑え ることがでさる。
図面の簡単な説明
[0026] [図 1]図 l (a)、（b)は、従来の縦型ゲート構造の半導体装置におけるゲート引き出し 部を拡大して示す図である。
[図 2]図 2は、本発明の第 1の実施形態に係る半導体装置の構造を示す平面図であ る。
[図 3]図 3は、図 2に示すゲート引き出し部の A— A線に沿った断面図及びトランジス タ領域の B— B線に沿った断面図である。
[図 4]図 4は、図 2に示す C— C線に沿った断面を示す図である。
[図 5]図 5 (a)〜 (c)は、本発明の第 1の実施形態に係る半導体装置の製造工程を示 す断面図である。
[図 6]図 6 (a)〜 (c)は、本発明の第 1の実施形態に係る半導体装置の製造工程を示 す断面図である。
[図 7]図 7 (a)〜 (c)は、本発明の第 1の実施形態に係る半導体装置の製造工程を示 す断面図である。
[図 8]図 8 (a)、 (b)は、本発明の第 1の実施形態に係る半導体装置の製造工程を示 す断面図である。
[図 9]図 9 (a)、（b)は、本発明の第 1の実施形態に係る半導体装置の製造工程を示 す断面図である。
[図 10]図 10は、本発明の第 2の実施形態における半導体装置の構造を示す平面図 である。
[図 11]図 11は、本発明の第 3の実施形態における半導体装置の構造を示す平面図 である。
[図 12]図 12は、従来における縦型ゲート半導体装置の構造を示す平面図である。
[図 13]図 13 (a)、（b)は、従来における縦型ゲート半導体装置の構造を示す平面図 および断面図である。
符号の説明 [0027] 1 トレンチ
2 サブトレンチ
11 半導体基板
12 トレンチ
13 終端部
21 ェピ層ドレイン領域
22 ボディ領域
23 ソース領域
24 ゲート絶縁膜
25 ゲート電極
25a ポリシリコン膜
26 シリコン酸ィ匕膜
27 バリアメタル
28 アルミニウム膜
30 シリコン酸ィ匕膜
31 レジス卜
32 シリコン酸ィ匕膜
33 レジス卜
34 レジス卜
発明を実施するための最良の形態
[0028] (考察）
「発明が解決しょうとする課題」の欄で述べたように、従来の縦型ゲート構造を有す る半導体装置ではリーク電流が発生するという不具合が生じていた。本願発明者は その不具合の原因を見 、だした。以下にその原因にっ 、て説明する。
[0029] 図 1 (a)、 (b)は、従来の縦型ゲート構造の半導体装置におけるゲート引き出し部を 拡大して示す図である。
[0030] 図 1 (a)、（b)に示すように、微細化に伴ってトレンチ 1の幅が細くなると、トレンチ 1を 形成する工程において、トレンチ 1の終端部にエツチャントが過剰に供給されることが わかった。これは、トレンチ 1の終端部には、トレンチの側壁に衝突したエツチャントが 他の部分よりも多く供給されることが原因と考えられる。エツチャントが過剰に供給さ れると、その部分ではエッチングが早く進行するため、トレンチ 1の終端部には、他の 部分よりも深さの深い微細なサブトレンチ 2が形成されてしまう。
[0031] このような状態のトレンチの表面を熱酸ィ匕してゲート絶縁膜を形成すると、サブトレ ンチ 2が形成された部分では熱酸ィ匕が進行しに《なり、その近傍においてゲート絶 縁膜が薄膜ィ匕してしまう。これは、ゲートリークが増大してしまう原因となると考えられ る。
[0032] 以上の考察から、本願発明では、トレンチ 1の終端部の形状を変形することにした。
[0033] (第 1の実施形態）
以下、本発明の第 1の実施形態に係る半導体装置の製造方法について、図面を参 照しながら説明する。
[0034] 図 2は、本発明の第 1の実施形態に係るトレンチの構造を示す平面図である。図 2 に示すように、本実施形態では、シリコン力 なる半導体基板 11の表面に複数のトレ ンチ 12が形成されている。トレンチ 12は、ゲート電極部 Rと、ゲート電極部 Rと接続
B B
されるゲート引き出し部 R
Aとに亘つて形成されている。ゲート引き出し部 R
Aにおけるト レンチ 12の終端部 13は他の部分よりも幅が広くなつている。トレンチ 12は、ゲート引 き出し部 Rにおいて交互に 2種類の長さで設けられていることにより、トレンチ 12の終
A
端部 13は互い違いに配置している。これにより、トレンチ 12のピッチが小さい半導体 装置においても、終端部 13は両隣に位置する終端部 13と重なることなく形成するこ とが可能となる。ゲート引き出し部 Rは配線部 Rと隣接しており、配線部 Rにおいて
A C C
、ゲート電極 (図 3等に示す)は外部と電気的に接続される。
[0035] 図 3は、図 2に示すゲート引き出し部の A— A線に沿った断面図及びトランジスタ領 域の B— B線に沿った断面図である。
[0036] 図 3に示すように、本実施形態の半導体装置におけるトランジスタ領域 Rでは、半
B
導体基板 11内に、第 1導電型のェピ層ドレイン領域 21、第 2導電型のボディ領域 22 およびソース領域 23が下力も順に形成されて 、る。半導体基板 11には複数のトレン チ 12が形成され、トレンチ 12は、ソース領域 23およびボディ領域 22を貫通してェピ 層ドレイン領域 21の途中の深さまで到達している。そして、トレンチ 12の上端部は丸 みを帯びている。トレンチ 12の表面にはゲート絶縁膜 24が形成され、トレンチ 12内 は、ゲート絶縁膜 24を介してゲート電極 25が埋め込まれている。トレンチ 12のうちゲ ート電極 25の上に位置する部分にはシリコン酸ィ匕膜 26が形成され、シリコン酸ィ匕膜 26の上面はバリアメタル 27によって覆われている。ノ リアメタル 27は、トレンチ 12内 のシリコン酸化膜 26の上からトレンチ 12の側壁上に延びて、トレンチ 12の外におけ るソース領域 23の上まで覆っている。ノ リアメタル 27の上はアルミニウム膜 28により 覆われている。
[0037] 一方、図 3に示すように、本実施形態の半導体装置におけるゲート引き出し部 Rで
A
は、半導体基板 11の上部に、第 1導電型のェピ層ドレイン領域 21および第 2導電型 のボディ領域 22が下力も順に形成されている。ゲート引き出し部 Rにおいても複数
A
のトレンチ 12が配置しており、トレンチ 12は、ボディ領域 22を貫通してェピ層ドレイン 領域 21の途中の深さまで到達して 、る。トレンチ 12の表面はゲート絶縁膜 24によつ て覆われ、トレンチ 12の内部は、ゲート絶縁膜 24を介してポリシリコン膜 25aによって 覆われている。ポリシリコン膜 25aは、トレンチ 12の外部におけるボディ領域 22の上 まで延びている。そして、ポリシリコン膜 25aの上はシリコン酸ィ匕膜 26により覆われて いる。シリコン酸化膜 26の上はバリアメタル 27により覆われ、ノ リアメタル 27の上はァ ルミ-ゥム膜 28により覆われている。
[0038] 図 4は、図 2に示す C— C線に沿った断面を示す図である。なお、図 4では、図を分 力りやすいものとするために、部材の一部の図示を省略している。図 4に示すように、 本実施形態の半導体装置では、ゲート電極部 Rと、ゲート引き出し部 Rと、セル周
B A
辺の配線部 Rとが順に配置している。ゲート引き出し部 Rにおいてトレンチ 12の上
C A
方 (絶縁膜 36の上）に引き出されたポリシリコン膜 25aは、セル周辺の配線部 Rにお
C
いて、アルミニウム配線 28aに接触している。このアルミニウム配線 28aにより、ゲート 電極 25aは外部と電気的に接続される。なお、図 4に示すように、トレンチ 12の上部 におけるシリコン酸ィ匕膜 26は、ボディコンタクト領域 35およびその上に配置するソー ス領域 23によって区切られている。
[0039] 図 5 (a)〜図 9 (b)は、本発明の第 1の実施形態に係る半導体装置の製造工程を示 す断面図である。本実施形態に係る半導体装置の製造工程では、まず、図 5 (a)に 示す工程で、第 1導電型の半導体基板 11の上に第 1導電型のェピ層ドレイン領域 2 1を形成し、その上層に反対極性の第 2導電型のボディ領域 22をイオン注入で形成 した後、熱酸化を行うことにより、ボディ領域 22の表面に 50nm〜500nmのシリコン 酸化膜 30を形成する。
[0040] 次に、図 5 (b)に示す工程で、シリコン酸ィ匕膜 30の上に、トレンチを形成する領域を 開口するレジスト 31を形成して、シリコン酸ィ匕膜 30に対してエッチングを行う。
[0041] 次に、図 5 (c)に示す工程で、ノターユングされたシリコン酸ィ匕膜 30をマスクとしてド ライエッチングを行うことにより、半導体基板 11に第 2導電型のボディ領域 22を貫通 して第 1導電型のェピ層ドレイン領域 21に到達する深さ 0. 8 /ζ πι〜3. O /z mのトレン チ 12およびその終端部 13を形成する。このトレンチ 12は、図 2に示すように、ゲート 引き出し領域 R力もトランジスタ領域 Rに亘る領域に形成し、トレンチ 12のうちゲート
A B
引き出し領域 R〖こ位置する部分の終端部 13は、他の部分よりも広い幅で形成する。
A
[0042] 次に、図 6 (a)に示す工程で、トレンチ 12の上部、底部及び側壁のダメージを緩和 させるために熱酸化を行い、 20nm〜100nmのシリコン酸化膜 32を形成する。
[0043] 次に、図 6 (b)に示す工程で、ー且形成したシリコン酸化膜 30およびシリコン酸ィ匕 膜 32をウエットエッチで除去する。このとき、シリコン酸ィ匕膜 30の一部はボディ領域 2 2の上に残存する。
[0044] 次に、図 6 (c)に示す工程で、熱酸ィ匕を行うことにより、トレンチ 12およびその終端 部 13の表面に、厚さ 8nm〜100nmのゲート絶縁膜 24を形成する。
[0045] 次に、図 7 (a)に示す工程で、トレンチ 12およびその終端部 13を埋め、トレンチ 12 の外部におけるボディ領域 22の上を覆う、厚さ 200nm〜800nmのポリシリコン膜 25 aを形成する。
[0046] 次に、図 7 (b)に示す工程で、ポリシリコン膜 25aの上に、トランジスタ領域 Rを開口
B
しゲート引き出し部 Rを覆うレジスト 33を形成し、レジスト 33をエッチングマスクとして
A
エッチングを行う。このエッチングは、トランジスタ領域 Rにおいて、トレンチ 12の外部
B
に位置するポリシリコン膜 25aが完全に除去され、トレンチ 12の内部に位置するポリ シリコン膜 25aがソース領域 23の上面よりも 200nm〜800nm下側に後退するまで 行う。これにより、トランジスタ領域 Rに、トレンチ 12の下部を埋めるゲート電極 25を
B
形成する。このとき、ゲート引き出し部 Rおよびセル周辺の配線部 R (図 4に示す)で
A C
は、ポリシリコン膜 25aがレジスト 33で覆われているため、そのまま残存する。
[0047] 次に、図 7 (c)に示す工程で、ゲート引き出し部 Rおよびトランジスタ領域 Rを覆う、
A B
厚さ 400nm〜800nmのシリコン酸化膜 26を形成する。
[0048] 次に、図 8 (a)に示す工程で、ゲート引き出し部 Rおよびセル周辺の配線部 R (図
A C
4に示す）をレジスト 34で覆い、トランジスタ領域 Rを開口した状態でエッチバックを
B
行う。これにより、トランジスタ領域 Rにおけるシリコン酸ィ匕膜 26をボディ領域 22の表
B
面と同じ高さまで除去すると共にシリコン酸ィ匕膜 26の表面を平坦ィ匕する。これにより、 トランジスタ領域 Rにおけるトレンチ 12の内部では、ゲート電極 25の上がシリコン酸
B
化膜 26で充填させる。一方、ゲート引き出し部 Rにおいてシリコン酸ィ匕膜 26は残存
A
して、層間絶縁膜となる。
[0049] 次に、図 8 (b)に示す工程で、基板上力も第 1導電型の不純物を注入する。これに より、トランジスタ領域 Rにおいては、ボディ領域 22の上部にソース領域 23が形成さ
B
れる。一方、ゲート引き出し領域 Rにおいては、シリコン酸ィ匕膜 26に不純物が注入さ
A
れることとなる。
[0050] 次に、図 9 (a)に示す工程で、トランジスタ領域 Rにお 、て全面ドライエッチングを
B
行うことにより、トレンチ 12内に充填されたシリコン酸化膜 26を表面から 100nm〜30 Onmの深さまで除去する。このとき、シリコンよりもシリコン酸ィ匕膜に対する選択比が 高い条件でドライエッチングを行うことにより、ソース領域 23のうちトレンチ 12の上端 を構成する部分のエッジを丸めることができる。
[0051] 次に、図 9 (b)に示す工程で、ゲート引き出し部 Rおよびトランジスタ領域 Rのそれ
A B
ぞれに、配線材料となるノ リアメタル 27およびアルミニウム膜 28を堆積した後パター ユングを行う。以上の工程により本実施形態の半導体装置を形成することができる。
[0052] なお、上述の説明では、ゲート引き出し部 Rにおいて、トレンチ 12の終端部を互い
A
違いに配置することにより、トレンチ 12同士のピッチを小さくすることが可能となる。し 力しながら、トレンチ 12の終端部の配置はそれに限定されず、不規則に配置してい てもよいし、また、横一列に揃って配置していてもよい。 [0053] なお、図 2では、トレンチ 12の終端部 13が矩形の平面形状を有する場合 (ノ、ンマー ヘッド型）について図示している。し力しながら、本実施形態では、トレンチ 12の終端 部 13の幅が他の部分よりも広ければよいので、終端部 13が例えば円形、四角形また は四角形以外の多角形の平面形状を有していてもよい。また、終端部 13の幅は必 ずしも一定でなくてもよぐ終端部 13のうちの一部の幅が終端部 13以外の領域よりも 広ぐ終端部 13のうちの他部の幅が終端部 13以外の領域よりも狭くてもよい。
[0054] 本実施形態の半導体装置では、トレンチ 12の終端部 13の幅を他の部分よりも広く することにより、トレンチ 12をエッチングにより形成する際に、エツチャントがトレンチ 1 2の終端部 13に集中することを抑制することができる。したがって、トレンチ 12の終端 部 13にお 、てエッチングが早く進行するのを抑制することができるため、トレンチ 12 の終端部 13の深さが他の部分よりも深くなつてサブトレンチが形成されるのを防止す ることができる。従来では、サブトレンチが形成されたトレンチの表面を熱酸ィ匕するこ とにより、トレンチの終端部において熱酸ィ匕が進行しにくくなりゲート絶縁膜が薄膜ィ匕 するといつた不具合が生じていた力 本発明における第 1の半導体装置では、そのよ うな不具合を回避することができる。これにより、リーク電流の発生を抑制することがで きる。
[0055] また、本実施形態の半導体装置では、トレンチ 12の終端部 13は互い違いに配置し ている。これにより、トレンチ 12のピッチが小さい半導体装置においても、終端部 13 は両隣に位置する終端部 13と重なることなく形成することが可能となる。
[0056] (第 2の実施形態）
図 10は、本発明の第 2の実施形態における半導体装置の構造を示す平面図であ る。図 9に示すように、本実施形態の半導体装置では、ゲート引き出し部 Rにおいて
A
、トレンチ 12の終端部がハ-カム形状に形成されている。より詳細に説明すると、トラ ンジスタ領域 R力もゲート引き出し領域 Rに延びる 2本のトレンチ 12が、ゲート引き
B A
出し部 Rにおける 1つの六角形のトレンチ 12と接続されている。ゲート引き出し部 R
A A
において、隣り合う六角形のトレンチ 12はその一辺を隣の六角形のトレンチ 12と共有 しており、これにより、複数の六角形が連続して配置するハ-カム形状となっている。 なお、図 10には、六角形が横一列に並ぶハ-カム形状を図示しているが、この六角 形が縦にも複数行並んでいてもよい。なお、「トレンチ 12がハ-カム形状に配置して いる」とは、六角形の平面形状を有するトレンチ力 六角形のうちの少なくとも一辺を 他の六角形と共有して配置して 、ることを 、う。
[0057] なお、本実施形態における半導体装置の製造方法は、トレンチ 12の終端部をハニ カム形状で形成する点以外は第 1の実施形態で述べた方法と同様であるので、その 説明は省略する。
[0058] 本実施形態の半導体装置では、トレンチ 12の終端部 13をハニカム形状とすること により、トレンチ 12をエッチングにより形成する際に、エツチャントがトレンチ 12の終端 部 13に集中することを抑制することができる。したがって、トレンチ 12の終端部 13に おいてエッチングが早く進行するのを抑制することができるため、トレンチ 12の終端 部 13の深さが他の部分よりも深くなつてサブトレンチが形成されるのを防止することが できる。従来では、サブトレンチが形成されたトレンチの表面を熱酸ィ匕することにより、 トレンチの終端部において熱酸ィ匕が進行しに《なりゲート絶縁膜が薄膜ィ匕するとい つた不具合が生じていたが、本発明における第 2の半導体装置では、そのような不具 合を回避することができる。これにより、リーク電流の発生を抑制することができる。
[0059] さらに、本実施形態の半導体装置では、トレンチ 12の表面を熱酸ィ匕する工程にお いて酸ィ匕起因の応力が発生するのを抑制することができる。これにより、トレンチ 12 自体に発生する応力の量が低減されるため、トレンチ 12の上方に堆積される層間絶 縁膜がトレンチ 12の内部のゲート電極に及ぼす応力の量も低減することができる。こ れにより、半導体基板 11内部のシリコンに転位および欠陥が発生するのを抑制する ことができ、半導体装置の歩留まりを向上させることができると共に、信頼性を向上さ せることができる。
[0060] (第 3の実施形態）
図 11は、本発明の第 3の実施形態における半導体装置の構造を示す平面図であ る。図 11に示すように、本実施形態の半導体装置は、第 2の実施形態におけるトレン チ終端部の六角形が配置する方向を 30° 回転させて横置きにしたものである。その 他の構造は第 2の実施形態と同様であるので、その詳細な説明は省略する。また、本 実施形態の構造により得られる効果も第 2の実施形態と同様であるため、その説明を 省略する。
産業上の利用可能性
本発明の半導体装置は、小信号及び電力等の用途に使用される高耐圧なトレンチ MISゲート構造を有する MISFET、 IGBTなどの半導体装置として利用することがで きる。

Claims

請求の範囲
[1] 半導体基板に形成された複数のトレンチ内にゲート絶縁膜およびゲート電極を有 する半導体装置であって、
前記トレンチの終端部のうちの少なくとも一部の幅力 前記トレンチのうち前記終端 部を除く部分の幅よりも広い、半導体装置。
[2] 請求項 1に記載の半導体装置であって、
前記トレンチは、前記ゲート電極が配置するゲート電極部と、前記ゲート電極と外部 とを電気的に接続するゲート引き出し部とを備え、
前記終端部は、前記ゲート引き出し部における終端部である、半導体装置。
[3] 請求項 2に記載の半導体装置であって、
前記ゲート電極部において、前記トレンチはストライプの形状で配置している、半導 体装置。
[4] 請求項 3に記載の半導体装置であって、
前記トレンチのうち互いに隣接する 2つでは、前記終端部が、前記ストライプの延び る方向にお 、て異なる位置に配置して 、る、半導体装置。
[5] 請求項 4に記載の半導体装置であって、
前記トレンチのうちの 1つと、その両隣に位置する 2つのトレンチとでは、前記終端 部が前記ストライプの延びる方向において異なる位置に配置し、前記両隣に位置す る 2つのトレンチでは、前記終端部が、前記ストライプの延びる方向において同じ位 置に配置している、半導体装置。
[6] 請求項 1に記載の半導体装置であって、
前記半導体基板には、ドレイン領域と、前記ドレイン領域の上に位置するボディ領 域と、前記ボディ領域の上に位置するソース領域とが形成され、
前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドレイン領 域のうちの途中の深さまで形成されている、半導体装置。
[7] 請求項 1に記載の半導体装置であって、
深さ方向に電流が流れる縦型ゲート絶縁型半導体装置である、半導体装置。
[8] 半導体基板に形成された複数のトレンチ内にゲート絶縁膜およびゲート電極を有 する半導体装置であって、
前記トレンチの終端部がハニカム形状である、半導体装置。
[9] 請求項 8に記載の半導体装置であって、
前記トレンチは、前記ゲート電極が配置するゲート電極部と、前記ゲート電極と外部 とを電気的に接続するゲート引き出し部とを備え、
前記終端部は、前記ゲート引き出し部における終端部である、半導体装置。
[10] 請求項 9に記載の半導体装置であって、
前記ゲート電極部において、前記トレンチはストライプの形状で配置している、半導 体装置。
[11] 請求項 10に記載の半導体装置であって、
前記終端部では、前記ストライプの延びる方向において、 2つ以上の六角形が配置 している、半導体装置。
[12] 請求項 8に記載の半導体装置であって、
前記半導体基板には、ドレイン領域と、前記ドレイン領域の上に位置するボディ領 域と、前記ボディ領域の上に位置するソース領域とが形成され、
前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドレイン領 域のうちの途中の深さまで形成されている、半導体装置。
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