JP3367857B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3367857B2
JP3367857B2 JP06138997A JP6138997A JP3367857B2 JP 3367857 B2 JP3367857 B2 JP 3367857B2 JP 06138997 A JP06138997 A JP 06138997A JP 6138997 A JP6138997 A JP 6138997A JP 3367857 B2 JP3367857 B2 JP 3367857B2
Authority
JP
Japan
Prior art keywords
trench
semiconductor device
end portions
oxide film
trench line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP06138997A
Other languages
English (en)
Other versions
JPH10256545A (ja
Inventor
聡志 泉
嘉朗 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP06138997A priority Critical patent/JP3367857B2/ja
Publication of JPH10256545A publication Critical patent/JPH10256545A/ja
Application granted granted Critical
Publication of JP3367857B2 publication Critical patent/JP3367857B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、縦型電界効果トラ
ンジスタで代表されるトレンチゲート構造を持つ半導体
装置に関する。
【0002】
【従来の技術】周知のように、半導体製造プロセスは益
々微細化する傾向にある。このような微細化に伴い、最
近では半導体素子中に発生する転位が問題となってい
る。発生した転位は、電気的なリーク源となり、素子の
耐圧、性能を著しく低下させる。
【0003】特に、素子形成の際に高温酸化処理を行っ
て酸化膜を成長させたとき、この酸化膜の成長に起因し
た酸化起因応力が転位発生を促し、大きな問題となって
いる。このため、プロセスの高温化や丸め酸化などの手
法を用いる対策が検討されている。
【0004】酸化膜成長時に発生する応力は、全ての半
導体装置に悪影響を与えるが、特に縦型電界効果トラン
ジスタで代表されるトレンチゲート構造を持つ半導体装
置ではその影響が大きい。すなわち、この種の半導体装
置、たとえば大電力用のものは、図6に概念図として示
すように、半導体層にトレンチを形成し、このトレンチ
内に酸化絶縁膜を介してゲート電極を埋め込んでなるト
レンチライン1を複数備えている。そして、通常は、こ
れらトレンチライン1の終端部2をそれぞれゲート引出
部3に位置させている。したがって、各トレンチライン
1は、ゲート引出部3内において途切れるような形態に
設けられていることになる。
【0005】このような構造であると、図7にトレンチ
ライン1の終端部2における最終端を拡大して示すよう
に、途切れた構造であるが故に、トレンチ内部で発生す
る酸化膜の粘性流動が抑制され、これが原因して終端部
2の近くに転位が発生し易いものとなる。なお、図6お
よび図7中、4はソース拡散層を示し、5はn- のエピ
タキシャル層を示している。
【0006】また、トレンチライン1の素子形成には、
通常{001}面<110>方位オリフラウェーハが使
用されるが、このようなウェーハではトレンチライン1
はオリフラと水平垂直に形成されるため、基板のすべり
方向<110>とトレンチライン1の方位とが一致して
しまい、素子形成における熱処理工程において、トレン
チライン1の特に終端部2の付近に転位が発生し易い問
題があった。
【0007】
【発明が解決しようとする課題】上述の如く、縦型電界
効果トランジスタで代表されるトレンチゲート構造を持
つ半導体装置にあっては、構造的に、特にトレンチライ
ンの終端部近傍に転位が発生し易いという問題があっ
た。
【0008】そこで本発明は、特に酸化時にトレンチラ
イン終端部で発生する応力を低減させることができ、も
って転位の発生を抑制して耐圧特性の向上を図れる半導
体装置を提供することを目的としている。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の発明は、半導体層にトレンチを形成
し、このトレンチ内に酸化絶縁膜を介してゲート電極を
埋め込んでなるトレンチラインを備えた半導体装置にお
いて、隣接するトレンチラインの終端部を結合させてな
ることを特徴とする。
【0010】なお、隣接するトレンチラインの終端部を
結合する結合部分は、トレンチラインの終端部同士を緩
やかに変化する曲率をもって結合していることが好まし
い。
【0011】転位発生の原因である熱処理工程中に発生
する酸化起因応力は、酸化膜の粘性流動によってある程
度緩和される。しかし、従来の半導体装置のように、ト
レンチラインが途中で行き止まりとなるような不連続な
形状であると、粘性流動が抑制されるので、高い酸化起
因応力が発生する。
【0012】本発明の第1の発明に係る半導体装置で
は、隣接するトレンチラインの終端部を結合する構造を
採用しているので、終端部での不連続な形状をなくすこ
とができる。このように、トレンチ構造に不連続部がな
いので、熱処理工程において酸化膜の粘性流動を有効に
活用することができ、この結果として酸化起因応力の低
減を図ることが可能となる。
【0013】また、トレンチラインより発生する転位ル
ープは、半導体層の結晶面{111}上を<110>方
向へと滑る。したがって、トレンチラインを<110>
方向に形成すると、転位ループはトレンチラインと垂直
な方向に進むことになる。転位の易動度を抑えるには、
転位ループがトレンチラインと垂直な方向に進まないよ
うにすることが有効である。
【0014】
【0015】
【発明の実施の形態】以下、図面を参照しながら発明の
実施形態を説明する。図1には本発明の一実施形態に係
る半導体装置、ここには本発明を大電力用の縦型電界効
果トランジスタに適用した例の概念図が示されている。
なお、この図では図6と同一機能部分が同一符号で示さ
れている。
【0016】この例に係る半導体装置が従来装置と異な
る点は、隣接するトレンチライン1の終端部2を結合部
10を介して一体に結合せたことにある。この例におい
て、結合部10は、隣接するトレンチライン1の終端部
同士を緩やかに変化する曲率をもって結合している。ま
た、この例では、各トレンチライン1の延びる方向を<
100>方向に設定している。
【0017】ここで、この例に係る縦型電界効果トラン
ジスタにおけるトレンチライン終端部の製造工程を図1
中A−A部の断面を代表例として取り出し、図3を参照
しながら説明する。
【0018】まず、図3(a) に示すように、n+ 半導体
基板21上にn- 型エピタキシャル層22を形成し、こ
のエピタキシャル層22内にp型ベース拡散層23を拡
散形成(厚さ3μm)させる。なお、トレンチライン1
の終端部2が位置するゲート引出部3では、ソース電極
が設けられないので、n+ ソース拡散層は形成しない。
【0019】次に、p型ベース拡散層23を貫通し、エ
ピタキシャル層22に達するように、幅1.2μm、深
さ6μmのトレンチ24を異方性エッチングによって形
成する。
【0020】続いて、図3(b) に示すように、トレンチ
24の内面を覆うとともにp型ベース拡散層23の上面
を覆うように膜厚500オングストロームのゲート酸化
膜25を形成した後に、その上に減圧CVDで第1ポリ
シリコン層26を堆積させ、この第1ポリシリコン層2
6の上に膜厚500オングストロームの酸化膜27を形
成する。
【0021】次に、図3(c) に示すように、酸化膜27
上に減圧CVD法によって第2ポリシリコン層28を堆
積させ、続いてCDE等によって酸化膜27が露出する
位置までエッチバックしてトレンチを埋め込む第2のポ
リシリコン層28を形成する。その後に、BHFエッチ
ング等で酸化膜27をエッチングし、さらにRIEによ
って第1ポリシリコン層26をエッチングしてゲート電
極を形成する。
【0022】次に、図3(d) に示すように、第1ポリシ
リコン層26、第2ポリシリコン層28を酸化させ、酸
化膜27とゲート酸化膜25とを結合させてトレンチ2
4への埋め込みゲート電極を完成させる。
【0023】これらの工程において、ゲート酸化膜25
の形成時、酸化膜27の形成時、最終の第1ポリシリコ
ン層26および第2ポリシリコン層28の酸化時に、シ
リコン基板のコーナ部29,30に高い酸化起因応力が
発生する。
【0024】しかし、この例のように、隣接するトレン
チライン1の終端部2同士を結合部10によって一体に
結合する構成(結合部10の断面は図3(d) とほぼ同
じ)であると、各トレンチライン1に不連続部分が存在
しないことになり、図2に拡大して示すように、トレン
チライン1の終端部2においても酸化膜の粘性流動は妨
げられない。したがって、酸化起因応力を緩和させるこ
とができ、転位の発生を抑制することができる。
【0025】図4には本発明の別の実施形態に係る半導
体装置、ここにも本発明を大電力用の縦型電界効果トラ
ンジスタに適用した例の概念図が示されている。なお、
この図では図1と同一機能部分が同一符号で示されてい
る。
【0026】この例に係る半導体装置では、各トレンチ
ラインの終端部2を二股状に分岐し、これらを両側に隣
接したトレンチライン1の終端部に結合部10を介して
一体に連結している。この例においても、各トレンチラ
イン1の延びる方向を<100>方向に設定している。
【0027】このように構成しても、先の例において説
明した理由によって、酸化起因応力を緩和させることが
でき、転位の発生を抑制することができる。図5には本
発明のさらに別の実施形態に係る半導体装置、ここにも
本発明を大電力用の縦型電界効果トランジスタに適用し
た例の概念図が示されている。なお、この図では図1と
同一機能部分が同一符号で示されている。
【0028】この例は、トレンチライン1の全体あるい
は終端部2を転位の発生しにくい方向に向けて設けてい
る。すなわち、先に説明したように、トレンチラインよ
り発生する転位ループは、半導体層の結晶面{111}
上を<110>方向へと滑るので、トレンチラインを<
110>方向に形成すると、転位ループがトレンチライ
ンと垂直な方向に進む。転位の易動度を抑えるには、転
位ループがトレンチラインと垂直な方向に進まないよう
にすること望まれる。
【0029】そこで、この例では、トレンチライン1に
おける終端部2の方向を、転位の易動度を最も抑えるこ
とが可能な方向、つまり<110>方向と45度の角度
をなす<100>方向に設定している。したがって、こ
の場合も転位発生を抑制することが可能となる。
【0030】
【発明の効果】以上のように、本発明によれば、トレン
チ内部にゲート電極を埋め込んだトレンチラインを備え
たものにおいて、転位発生を効果的に抑制でき、耐圧、
性能改善に寄与できる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の要部概
念図
【図2】同装置の要部を局部的に拡大して示す概念図
【図3】同装置の製造工程を説明するための図
【図4】本発明の別の実施形態に係る半導体装置の要部
概念図
【図5】本発明のさらに別の実施形態に係る半導体装置
の要部概念図
【図6】従来の半導体装置の要部概念図
【図7】同装置の要部を局部的に拡大して示す概念図
【符号の説明】
1…トレンチライン 2…終端部 3…ゲート引出部 4…ソース拡散層 5…エピタキシャル層 10…結合部 29,30…コーナ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 29/74 - 29/747

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体層にトレンチを形成し、このトレン
    チ内に酸化絶縁膜を介してゲート電極を埋め込んでなる
    トレンチラインを備えた半導体装置において、隣接する
    トレンチラインの終端部を結合させてなることを特徴と
    する半導体装置。
  2. 【請求項2】隣接するトレンチラインの終端部を結合す
    る結合部分は、上記トレンチラインの終端部同士を緩や
    かに変化する曲率をもって結合していることを特徴とす
    る請求項1に記載の半導体装置。
JP06138997A 1997-03-14 1997-03-14 半導体装置 Expired - Lifetime JP3367857B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06138997A JP3367857B2 (ja) 1997-03-14 1997-03-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06138997A JP3367857B2 (ja) 1997-03-14 1997-03-14 半導体装置

Publications (2)

Publication Number Publication Date
JPH10256545A JPH10256545A (ja) 1998-09-25
JP3367857B2 true JP3367857B2 (ja) 2003-01-20

Family

ID=13169772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06138997A Expired - Lifetime JP3367857B2 (ja) 1997-03-14 1997-03-14 半導体装置

Country Status (1)

Country Link
JP (1) JP3367857B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709888B2 (en) 2004-09-29 2010-05-04 Panasonic Corporation Semiconductor device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4491875B2 (ja) * 1999-12-13 2010-06-30 富士電機システムズ株式会社 トレンチ型mos半導体装置
JP4639431B2 (ja) * 2000-05-24 2011-02-23 富士電機システムズ株式会社 トレンチゲート型半導体装置
JP2002190595A (ja) * 2000-12-21 2002-07-05 Denso Corp 半導体装置及びその製造方法
JP4158453B2 (ja) 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US20060163650A1 (en) * 2005-01-27 2006-07-27 Ling Ma Power semiconductor device with endless gate trenches
US7943990B2 (en) 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US7859037B2 (en) * 2007-02-16 2010-12-28 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
US7557406B2 (en) 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
JP5531436B2 (ja) * 2008-12-01 2014-06-25 富士電機株式会社 炭化珪素半導体素子の製造方法
JP2010238796A (ja) * 2009-03-30 2010-10-21 Sanyo Electric Co Ltd 半導体装置
JP5338448B2 (ja) * 2009-04-21 2013-11-13 富士電機株式会社 半導体装置
JP5126335B2 (ja) * 2010-10-18 2013-01-23 富士電機株式会社 トレンチゲート型半導体装置
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
JP2017135245A (ja) 2016-01-27 2017-08-03 株式会社東芝 半導体装置
JP6668804B2 (ja) * 2016-02-16 2020-03-18 富士電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709888B2 (en) 2004-09-29 2010-05-04 Panasonic Corporation Semiconductor device

Also Published As

Publication number Publication date
JPH10256545A (ja) 1998-09-25

Similar Documents

Publication Publication Date Title
JP3367857B2 (ja) 半導体装置
US5915180A (en) Process for producing a semiconductor device having a single thermal oxidizing step
JP3400846B2 (ja) トレンチ構造を有する半導体装置およびその製造方法
JP3773755B2 (ja) 縦形mosトランジスタ及びその製造方法
JP3246753B2 (ja) 縦形トランジスタ
JP2837014B2 (ja) 半導体装置及びその製造方法
JP3157357B2 (ja) 半導体装置
JPH0513566A (ja) 半導体装置の製造方法
KR20020083107A (ko) 경사 베이스 영역을 갖는 횡형 트랜지스터, 반도체집적회로 및 그 제조방법
US4980748A (en) Semiconductor device made with a trenching process
JP5008247B2 (ja) 縦形mosトランジスタの製造方法
JP3862294B2 (ja) 半導体装置の製造方法
JP2959491B2 (ja) 半導体装置及びその製造方法
JPH04229662A (ja) 縦型mosトランジスタとその製造方法
JP3022714B2 (ja) 半導体装置およびその製造方法
JPH0311765A (ja) 半導体装置の製造方法
JP2833323B2 (ja) 半導体装置
JP3070209B2 (ja) 半導体集積回路
JP5008246B2 (ja) 縦形mosトランジスタ
JP2002043319A (ja) 半導体装置
JP2613031B2 (ja) バイポーラトランジスターの製造方法
JPH01196134A (ja) 半導体装置の製造方法
KR0175330B1 (ko) 반도체 장치의 제조방법
JPS6016441A (ja) 半導体基板面の絶縁分離方法
JP2723685B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071108

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081108

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091108

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101108

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101108

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111108

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121108

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131108

Year of fee payment: 11

EXPY Cancellation because of completion of term