JP2833323B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2833323B2 JP2833323B2 JP4029816A JP2981692A JP2833323B2 JP 2833323 B2 JP2833323 B2 JP 2833323B2 JP 4029816 A JP4029816 A JP 4029816A JP 2981692 A JP2981692 A JP 2981692A JP 2833323 B2 JP2833323 B2 JP 2833323B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の関し、特に
超高速デジタル回路用のバイポーラトランジスタの素子
間分離に関するものである。
超高速デジタル回路用のバイポーラトランジスタの素子
間分離に関するものである。
【０００２】
【従来の技術】近年、超高速動作するバイポーラトラン
ジスタを用いたＥＣＬ回路と、超高密度または低消費電
力のＣＭＯＳ回路、特にメモリ回路とが同一チップに形
成された半導体集積回路の開発が進められている。
ジスタを用いたＥＣＬ回路と、超高密度または低消費電
力のＣＭＯＳ回路、特にメモリ回路とが同一チップに形
成された半導体集積回路の開発が進められている。
【０００３】一般にＣＭＯＳ部には従来のＬＯＣＯＳ選
択酸化法による素子間分離（絶縁分離）を用い、バイポ
ーラ部にはトレンチアイソレーションおよびＬＯＣＯＳ
選択酸化法を併用した素子間分離が用いられている。
択酸化法による素子間分離（絶縁分離）を用い、バイポ
ーラ部にはトレンチアイソレーションおよびＬＯＣＯＳ
選択酸化法を併用した素子間分離が用いられている。
【０００４】つぎに従来のトレンチアイソレーションお
よびＬＯＣＯＳ選択酸化法を併用した素子間分離につい
て、図３（ａ）〜（ｃ）を参照して説明する。
よびＬＯＣＯＳ選択酸化法を併用した素子間分離につい
て、図３（ａ）〜（ｃ）を参照して説明する。
【０００５】はじめに図３（ａ）に示すように、Ｎ+ 型
埋込層２およびＮ- 型エピタキシャル層３が形成された
Ｐ型シリコン基板１に窒化シリコン膜（図示せず）をマ
スクとしてエッチングを行なってトレンチ（溝）を形成
する。つぎにトレンチ内壁に酸化シリコン膜４を形成し
てからポリシリコン５を堆積したのち、エッチバックし
てＮ- 型エピタキシャル層３表面を露出させる。
埋込層２およびＮ- 型エピタキシャル層３が形成された
Ｐ型シリコン基板１に窒化シリコン膜（図示せず）をマ
スクとしてエッチングを行なってトレンチ（溝）を形成
する。つぎにトレンチ内壁に酸化シリコン膜４を形成し
てからポリシリコン５を堆積したのち、エッチバックし
てＮ- 型エピタキシャル層３表面を露出させる。
【０００６】つぎに図３（ｂ）に示すように、熱酸化に
よりＮ- 型エピタキシャル層３表面に厚さ３０〜５０ｎ
ｍの酸化シリコン膜（図示せず）を形成したのち、厚さ
５０〜１００ｎｍのポリシリコン６を成長してから厚さ
２００〜３００ｎｍの窒化シリコン膜７を成長する。つ
ぎにトレンチ近傍の窒化シリコン膜７を除去する。
よりＮ- 型エピタキシャル層３表面に厚さ３０〜５０ｎ
ｍの酸化シリコン膜（図示せず）を形成したのち、厚さ
５０〜１００ｎｍのポリシリコン６を成長してから厚さ
２００〜３００ｎｍの窒化シリコン膜７を成長する。つ
ぎにトレンチ近傍の窒化シリコン膜７を除去する。
【０００７】つぎに図３（ｃ）に示すように、窒化シリ
コン膜７開口のポリシリコン５，６およびＮ- 型エピタ
キシャル層３表面を熱酸化して、厚さ８００ｎｍのフィ
ールド酸化膜８を形成して素子間分離が完成する。
コン膜７開口のポリシリコン５，６およびＮ- 型エピタ
キシャル層３表面を熱酸化して、厚さ８００ｎｍのフィ
ールド酸化膜８を形成して素子間分離が完成する。
【０００８】このとき図２（ａ）および（ｂ）の平面図
に示すように、トレンチ９はトランジスタ１０を囲むと
ともに、Ｌ字型のコーナーをもっている。
に示すように、トレンチ９はトランジスタ１０を囲むと
ともに、Ｌ字型のコーナーをもっている。
【０００９】
【発明が解決しようとする課題】従来の半導体装置で
は、トレンチからフィールド酸化膜が１．５μｍ以上張
り出している場合は問題なかった。ところが素子寸法の
微細化とともに、張り出しが１．０μｍ以下になると、
フィールド酸化膜端部の応力と、トレンチ内壁の酸化シ
リコン膜のＮ- 型エピタキシャル層表面近傍の応力とが
相乗的に作用する。そのため転位などの結晶欠陥を発生
させ、基板リーク電流の増加、耐圧不良、ショートなど
により歩留りが大幅に低下する。
は、トレンチからフィールド酸化膜が１．５μｍ以上張
り出している場合は問題なかった。ところが素子寸法の
微細化とともに、張り出しが１．０μｍ以下になると、
フィールド酸化膜端部の応力と、トレンチ内壁の酸化シ
リコン膜のＮ- 型エピタキシャル層表面近傍の応力とが
相乗的に作用する。そのため転位などの結晶欠陥を発生
させ、基板リーク電流の増加、耐圧不良、ショートなど
により歩留りが大幅に低下する。
【００１０】特にトレンチがＬ字型に折れ曲るコーナー
の外周の角度は図２（ａ）に示すように約２７０°と大
きい。表面近傍のトレンチ内壁の酸化シリコン膜の応力
が大きく、図４に示すようにトレンチ９のコーナーの外
側で多くの結晶欠陥１１が発生している。
の外周の角度は図２（ａ）に示すように約２７０°と大
きい。表面近傍のトレンチ内壁の酸化シリコン膜の応力
が大きく、図４に示すようにトレンチ９のコーナーの外
側で多くの結晶欠陥１１が発生している。
【００１１】このトレンチの折れ曲りを緩やかにするに
は、トランジスタの面積を拡大しなければならないう
え、トランジスタ特性が低下する。
は、トランジスタの面積を拡大しなければならないう
え、トランジスタ特性が低下する。
【００１２】
【課題を解決するための手段】本発明の半導体装置の素
子間分離は、ＬＯＣＯＳ選択酸化法とトレンチアイソレ
ーションとが併用され、トレンチアイソレーションのト
レンチは直線、丁字および十字の組み合わせからなる平
面パターンが形成されたものである。
子間分離は、ＬＯＣＯＳ選択酸化法とトレンチアイソレ
ーションとが併用され、トレンチアイソレーションのト
レンチは直線、丁字および十字の組み合わせからなる平
面パターンが形成されたものである。
【００１３】さらにトレンチの丁字または十字の平面パ
ターンの交差部から張り出した突出長は、前記トレンチ
の幅と同等以上となっている。
ターンの交差部から張り出した突出長は、前記トレンチ
の幅と同等以上となっている。
【００１４】
【実施例】本発明の一実施例について、図１（ａ）〜
（ｅ）を参照して説明する。
（ｅ）を参照して説明する。
【００１５】はじめに図１（ａ）では、孤立したトラン
ジスタ１０を囲んで丁字型のトレンチ９を形成する。図
１（ｃ）では十字型のトレンチ９を形成する。
ジスタ１０を囲んで丁字型のトレンチ９を形成する。図
１（ｃ）では十字型のトレンチ９を形成する。
【００１６】このとき丁字型または十字型の交差部から
張り出した突出長は、トレンチ９の幅と同等以上になっ
ている。
張り出した突出長は、トレンチ９の幅と同等以上になっ
ている。
【００１７】つぎに直線上に複数個のトンランジスタを
並べるときは、図１（ｄ）に示すように、隣り合ったト
レンチ９を連結させて丁字型のコーナーを形成する。こ
の連結されたトランジスタ１０の配列においても、トレ
ンチ９の末端を丁字型に形成している。
並べるときは、図１（ｄ）に示すように、隣り合ったト
レンチ９を連結させて丁字型のコーナーを形成する。こ
の連結されたトランジスタ１０の配列においても、トレ
ンチ９の末端を丁字型に形成している。
【００１８】図１（ｄ）の丁字型の代りに図１（ｅ）で
は、トレンチ９の総てのコーナーを十字型に形成してい
る。
は、トレンチ９の総てのコーナーを十字型に形成してい
る。
【００１９】さらに図１（ｃ）では、４個のトランジス
タ１０が隣接するトレンチ９を共有しながら、トレンチ
９の末端を総て十字型に形成している。
タ１０が隣接するトレンチ９を共有しながら、トレンチ
９の末端を総て十字型に形成している。
【００２０】以上に述べたように、トレンチがＬ字型に
折れ曲る個所で局所的に延長して総て丁字型または十字
型に改造することができる。その結果、転位などの結晶
欠陥を解消することができた。
折れ曲る個所で局所的に延長して総て丁字型または十字
型に改造することができる。その結果、転位などの結晶
欠陥を解消することができた。
【００２１】
【発明の効果】トレンチがＬ字型に折れ曲るコーナーを
延長して、丁字型または十字型に改造する。そうしてト
レンチの折れ曲りの角度を１８０°以下にすることによ
り、ＬＯＣＯＳ選択酸化のときトレンチのコーナーで発
生する応力を低減することができた。トランジスタの面
積を拡大したり、特性を低下させることなく、従来の結
晶欠陥に起因する歩留り低下の問題を解決することがで
きた。
延長して、丁字型または十字型に改造する。そうしてト
レンチの折れ曲りの角度を１８０°以下にすることによ
り、ＬＯＣＯＳ選択酸化のときトレンチのコーナーで発
生する応力を低減することができた。トランジスタの面
積を拡大したり、特性を低下させることなく、従来の結
晶欠陥に起因する歩留り低下の問題を解決することがで
きた。
【図１】本発明の一実施例を示す平面図である。
【図２】従来のトレンチアイソレーションおよびＬＯＣ
ＯＳ選択酸化法を併用した素子間分離を示す平面図であ
る。
ＯＳ選択酸化法を併用した素子間分離を示す平面図であ
る。
【図３】トレンチアイソレーションおよびＬＯＣＯＳ選
択酸化法を併用した素子間分離を工程順に示す断面図で
ある。
択酸化法を併用した素子間分離を工程順に示す断面図で
ある。
【図４】従来のトレンチアイソレーションおよびＬＯＣ
ＯＳ選択酸化法を併用した素子間分離の問題点を示す平
面図である。
ＯＳ選択酸化法を併用した素子間分離の問題点を示す平
面図である。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ- 型エピタキシャル層 ４ 酸化シリコン膜 ５，６ ポリシリコン ７ 窒化シリコン膜 ８ フィールド酸化膜 ９ トレンチ １０ トランジスタ １１ 結晶欠陥
Claims (2)
- 【請求項１】 ＬＯＣＯＳ選択酸化法とトレンチアイソ
レーションとを併用した素子間分離が形成された半導体
装置において、前記トレンチアイソレーションのトレン
チは直線、丁字および十字の組み合わせからなる平面パ
ターンが形成されたことを特徴とする半導体装置。 - 【請求項２】 トレンチの丁字または十字の平面パター
ンの交差部から張り出した突出長が、前記トレンチの幅
と同等以上である請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029816A JP2833323B2 (ja) | 1992-02-18 | 1992-02-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029816A JP2833323B2 (ja) | 1992-02-18 | 1992-02-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226465A JPH05226465A (ja) | 1993-09-03 |
| JP2833323B2 true JP2833323B2 (ja) | 1998-12-09 |
Family
ID=12286549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029816A Expired - Lifetime JP2833323B2 (ja) | 1992-02-18 | 1992-02-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833323B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW299475B (ja) * | 1993-03-30 | 1997-03-01 | Siemens Ag | |
| JPH11340167A (ja) * | 1998-05-22 | 1999-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US7348638B2 (en) * | 2005-11-14 | 2008-03-25 | International Business Machines Corporation | Rotational shear stress for charge carrier mobility modification |
| JP7350583B2 (ja) * | 2019-09-12 | 2023-09-26 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171139A (ja) * | 1986-01-24 | 1987-07-28 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-02-18 JP JP4029816A patent/JP2833323B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05226465A (ja) | 1993-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980901 |