KR100223852B1 - 반도체 소자의 격리영역 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 격리영역 형성방법에 관한 것으로, 특히 버즈빅(Bird'beck) 현상을 방지하는데 적당하도록 한 반도체 소자의 격리영역 형성방법에 관한 것이다.
이를위한 본 발명의 반도체 소자의 격리영역 형성방법은 기판상에 제 1 절연막, 반도체 층, 제 2 절연막 및 제 3 절연막을 차례로 형성하는 공정과; 소자격리 영역이 형성될 부분의 상기 제 1 절연막, 반도체 층, 제 2 절연막 및 제 3 절연막을 선택적으로 제거하는 공정과; 상기 소자격리 영역 측면에 제 4 절연막 측벽을 형성하는 공정과; 상기 소자격리 영역에 에피택셜층을 성장하는 공정과; 상기 에피택셜층을 산화시켜 필드 산화막을 형성하는 공정과; 상기 제 3 절연막을 제거하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자 격리영역 형성방법에 관한 것으로, 특히 버즈빅(Bird'beck) 현상을 방지하는데 적당하도록 한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 격리영역(Isolation)은 디바이스내의 소자를 전긱적으로 분리하는 것을 의미하고, 접합에 역 바이어스가 인가된 상태에서 사용하는 구조와, 전기적으로 완전히 플로팅이된 구조 및 그것들을 병용한 구조로 나누어 진다.
한편, SOI(Silicon On Insulator) 디바이스는 절연층 상에 실리콘 단결정 박막을 형성하고 그 위에 LSI를 형성하는 것이다. SOI 디바이스는 완전한 소자 분리 구조를 실현할 수 있으므로 고속동작이 가능하다. 또 pn접합 분리구조에서 나타나는 기생 MOS 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 없으므로 래치 업 현상이나 소프트에러 현상이 없는 씨모스 회로를 구성할 수 있는 잇점이 있다.
그리고 SOI 구조를 이용한 씨모스는 벌크 씨모스에 비해 저소비 전력, 고집적도, 내(耐) 소프트 에러, 고속동작이라고 하는 점에 우수하다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 격리영역 형성방법에 대하여 설명하면 다음과 같다.
도1a 내지 도1d는 종래의 SOI구조 갖는 반도체 소자 격리영역 형성방법을 나타낸 공정 단면도이다.
먼저, 도1a에 도시한 바와같이 반도체 기판(1)상에 매몰 산화막(2)을 형성하고, 상기 매몰 산화막(2)상에 제 1 폴리 실리콘층(3)을 형성하여 SOI(Silicon On Insulator)구조를 형성한다.
그리고 상기 제 1 폴리 실리콘층(3)상에 제 1 절연막(4)을 형성한 후, 상기 제 1 절연막(4)상에 제 2 절연막(5)을 형성한다. 이때 제 1 절연막(4)은 산화막을 사용하고, 제 2 절연막(5)은 질화막을 사용한다.
이어, 도1b에 도시한 바와같이 상기 제 2 절연막(5)상에 포토레지스트를 도포하고 현상 및 노광공정으로 포토레지스트 패턴(6)을 형성하여 필드 영역을 정의한다. 그리고 상기 포토레지스트 패턴(6)을 마스크로 하여 상기 제 1 폴리 실리콘층(3) 표면이 소정부분 노출 되도록 제 1, 제 2 절연막(4)(5)을 제거한다.
이어서, 도1c에 도시한 바와같이 상기 포토레지스트 패턴(6)을 제거하고, 상기 필드 영역에 산화막을 성장 시켜 소자격리를 위한 필드 산화막(7)을 형성한다. 이때 상기 제 1 폴리 실리콘층(3)내까지 산화막이 형성되며, 버즈 빅(Bird'beak) 현상이 발생한다.
이어, 도1d에 도시한 바와같이 상기 제 2 절연막(5)을 제거하여 반도체 소자의 격리영역을 완성한다.
그러나 상기와 같은 종래의 반도체 소자 격리영역 형성방법에 있어서는 다음과 같은 문제점이 있었다.
소자 격리를 위한 필드 산화막 형성시 버즈 빅현상이 일어나 활성영역이 감소함에 따라 소자의 셀 사이즈를 감소 시키므로 고집적 디램에는 적당하지가 않다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 소자격리 영역에 에피택셜층을 성장시켜 고집적 디램에 적당 하도록 한 반도체 소자 격리영역 형성방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래의 SOI 구조를 갖는 반도체 소자의 격리영역 형성방법을 나타낸 공정 단면도
도2a 내지 도2e는 본 발명의 SOI 구조를 갖는 반도체 소자의 격리영역 형성방법을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
20 : 기판 21 : 매몰 산화막
22 : 제 1 폴리 실리콘층 23 : 제 1 절연막
24 : 제 2 절연막 25 : 포토레지스트 패턴
26 : 제 3 절연막 측벽 27 : 에피택셜층
28 : 필드 산화막
이와같은 본 발명의 반도체 소자의 격리영역 형성방법은 기판상에 제 1 절연막, 반도체 층, 제 2 절연막 및 제 3 절연막을 차례로 형성하는 공정과; 소자격리 영역이 형성될 부분의 상기 제 1 절연막, 반도체 층, 제 2 절연막 및 제 3 절연막을 선택적으로 제거하는 공정과; 상기 소자격리 영역 측면에 제 4 절연막 측벽을 형성하는 공정과; 상기 소자격리 영역에 에피택셜층을 성장하는 공정과; 상기 에피택셜층을 산화시켜 필드 산화막을 형성하는 공정과; 상기 제 3 절연막을 제거하는 공정을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 격리영역 형성방법에 대하여 보다 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명의 SOI구조를 갖는 반도체 소자의 격리영역 방법을 나타낸 공정 단면도이다.
먼저, 도2a에 도시한 바와같이 반도체 기판(20)에 매몰 산화막(21)을 형성하고, 상기 매몰 산화막(21)상에 제 1 폴리 실리콘층(22)을 형성하여 SOI 구조를 형성한다.
그리고 상기 제 1 폴리 실리콘층(22)상에 제 1, 제 2 절연막(23)(24)을 차례로 형성한다. 이때 제 1 절연막(23)은 산화막을 사용하고, 제 2 절연막(24)은 질화막을 사용한다.
이어, 도2b에 도시한 바와같이 상기 제 2 절연막(24)상에 포토레지스트를 도포하고 현상 및 노광공정을 이용하여 소자 격리영역이 선택적으로 노출되도록 포토레지스트 패턴(25)을 형성하고, 상기 포토레지스트 패턴(25)을 마스크로 하여 상기 반도체 기판(20) 표면이 소정부분 노출되도록 매몰 산화막(21), 제 1 폴리 실리콘층(22) 그리고 제 1, 제 2 절연막(23)(24)을 식각한다.
이어서, 도2c에 도시한 바와같이 상기 포토레지스트 패턴(25)을 제거하고 제 2 절연막(24)을 포함한 기판(20) 전면에 CVD 공정을 이용하여 제 3 절연막을 형성한 후, 에치백 공정을 이용하여 상기 매몰 산화막(21) 및 제 1 폴리 실리콘층(22) 그리고 제 1, 제 2 절연막(23)(24) 측면에 제 3 절연막 측벽(26)을 형성한다.
이때, 제 3 절연막 측벽(26)은 산화막을 사용한다.
이어, 도2d에 도시한 바와같이 상기 기판(20) 표면이 노출된 영역에 에피택셜층(27)을 적정 위치까지 성장시킨다.
이어서, 도2e에 도시한 바와같이 상기 에피택셜층(27)을 산화시켜 소자격리를 위한 필드 산화막(28)을 형성한 후, 제 2 절연막(24)을 제거하여 반도체 소자의 격리영역을 완성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 격리영역 형성방법에 있어서는 다음과 같은 효과가 있다.
소자격리 영역에 형성된 측벽에 의해 측면산화가 일어나지 않아 버즈 빅 현상이 발생하지 않는다.
따라서 반도체 소자를 제조 할 수 있는 활성영역을 최대한 확보할 수 있다.
Claims (2)
- 기판상에 제 1 절연막, 반도체 층 및 제 2, 제 3 절연막을 차례로 형성하는 공정과; 소자격리 영역이 형성될 부분의 상기 제 1 절연막, 반도체 층, 제 2 절연막 및 제 3 절연막을 선택적으로 제거하는 공정과; 상기 소자격리 영역 측면에 제 4 절연막 측벽을 형성하는 공정과; 상기 소자격리 영역에 에피택셜층을 성장하는 공정과; 상기 에피택셜층을 산화 시켜 필드 산화막을 형성하는 공정과; 상기 제 3 절연막을 제거하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제1항에 있어서, 상기 제 1, 제 2 절연막은 산화막을 사용하고, 제 3 절연막은 질화막을 사용하고 제 4 절연막 측벽은 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
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| KR1019960046738A KR100223852B1 (ko) | 1996-10-18 | 1996-10-18 | 반도체 소자의 격리영역 형성방법 |
Applications Claiming Priority (1)
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| KR1019960046738A KR100223852B1 (ko) | 1996-10-18 | 1996-10-18 | 반도체 소자의 격리영역 형성방법 |
Publications (2)
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| KR19980027830A KR19980027830A (ko) | 1998-07-15 |
| KR100223852B1 true KR100223852B1 (ko) | 1999-10-15 |
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Family Applications (1)
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| KR1019960046738A KR100223852B1 (ko) | 1996-10-18 | 1996-10-18 | 반도체 소자의 격리영역 형성방법 |
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