KR100223278B1 - 플래쉬 메모리 셀 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀 제조방법에 관한 것으로, PBL 공정을 이용하여 필드 산화막을 형성한 후 패드 산화막 및 버퍼층으로 사용되는 버퍼드 폴리실리콘층을 제거하지 않고, 각각 터널 산화막 및 플로팅 게이트로 이용하므로써 공정을 대폭 단순화 할 수 있을 뿐 아니라 상기 플로팅 게이트를 절연시키기 위한 식각공정이 제거되므로써 큰 공정마진에 의해 메모리 셀의 크기를 감소시킬 수 있는 효과가 있다.
Description
본 발명은 플래쉬 메모리 셀 제조방법에 관한 것으로 특히, PBL(Poly-silicon Buffered Locos) 공정을 이용한 필드 산화막 형성시 버퍼층으로 사용되는 폴리실리콘층을 플로팅 게이트로 사용할 수 있는 플래쉬 메모리 셀 제조방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 소자와 소자사이를 분리시키기 위하여 소자분리막인 필드산화막을 형성시키는데, 소자가 고집적화 됨에 따라 LOCOS(Local Oxidation of Silicon) 기술이 개량된 PBL 공정을 많이 사용한다. PBL공정은 폴리실리콘층을 버퍼층으로 사용하여 산화공정시 형성되는 필드 산화막의 버즈빅(Bird's Beak)을 감소시킨다.
상기 PBL 공정을 이용한 필드 산화막 형성방법과 이 방법에 의해 필드 산화막이 형성된 실리콘 기판 상에 적층형 플래쉬 메모리 셀을 형성하기 위한 방법이 도 1a 내지 1g에 도시되었다.
도 1a 내지 1g는 적층형 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도로서, 도 1a는 실리콘 기판(1) 상에 패드 산화막(2), 버퍼드 폴리실리콘층(3) 및 패드 질화막(4)을 순차적으로 형성한 상태를 도시한다.
도 1b는 필드 산화막이 형성될 부분의 패드 질화막(4)을 식각한 상태를 도시하며 도 1c는 산화공정으로 필드 산화막(5)을 형성한 상태를 도시한다.
도 1d는 패드 질화막(4), 버퍼드 폴리실리콘층(3) 및 패드 산화막(2)을 제거한 상태를 도시한다.
도 1e는 실리콘 기판(1)의 전체 상부면에 터널 산화막(6) 및 제 1 폴리실리콘층(7)을 순차적으로 형성한 상태를 도시한다. 도 1f는 전기적 절연을 위하여 필드 산화막(5) 상에 형성된 제 1 폴리실리콘층(7)을 패터닝한 상태를 도시한다.
도 1g는 실리콘 기판의 전체 상부면에 유전체막(8) 및 제 2 폴리실리콘층(9)을 순차적으로 형성한 상태를 도시한다. 이후 제 2 폴리실리콘층(9), 유전체막(8) 및 제 1 폴리실리콘층(7)을 자기정합 식각방법으로 패터닝하여 터널 산화막, 플로팅 게이트 및 컨트롤 게이트로 이루어진 적층형 게이트를 형성한 후 적층형 게이트를 마스크로 이용하여 접합영역을 형성하므로써 적층형 플래쉬 메모리 셀을 형성한다.
그러나 상기와 같이 종래 방법으로 적층형 플래쉬 메로리 셀을 제조하기 위해서는 필드 산화막(5)이 형성된 실리콘 기판(1) 상에 터널 산화막(6) 및 제 1 폴리실리콘층(7)을 형성한 후 패터닝 하고, 그 위에 유전체막(8) 및 제 2 폴리실리콘층(9)을 순차적으로 형성한 후 자기정합 식각방법으로 제 2 폴리실리콘층(9), 유전체막(8), 제 1 폴리실리콘층(7) 및 터널 산화막(6)을 패터닝하여 적층형 게이트를 형성하므로써 공정이 복잡하다는 문제점이 발생된다.
따라서 본 발명은 PBL 공정을 이용한 필드 산화막을 형성한 후 패드 산화막 및 버퍼층으로 사용되는 폴리실리콘층을 제거하지 않고, 각각 터널 산화막 및 플로팅 게이트로 사용하여 공정을 대폭 단순화 할 수 있는 플래쉬 메모리 셀 제조방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명의 플래쉬 메모리 셀 제조방법은 실리콘 기판 상에 패드 산화막, 버퍼드 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와, 필드 산화막이 형성될 부분의 패드 질화막을 패터닝하는 단계와, 산화 공정으로 필드 산화막을 형성한 후 패드 질화막을 제거하는 단계와, 실리콘 기판의 전체 상부면에 유전체막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 폴리실리콘층, 유전체막 및 버퍼드 폴리실리콘층을 자기정합 식각방법으로 패터닝하여 터널산화막, 플로팅 게이트 및 컨트롤 게이트로 이루어진 적층형 게이트를 형성하는 단계와 적층형 게이트를 마스크로 이용하여 접합영역을 형성하는 단계로 이루어지며 상기 플로팅 게이트는 필드 산화막을 형성하기 위하여 버퍼층으로 사용되는 버퍼드 폴리실리콘층을 패터닝하여 형성되고, 상기 터널 산화막은 패드 산화막을 그대로 사용한다.
제1a도 내지 제1g도는 종래 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2e도는 본 발명에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘기판 2 : 패드 산화막
3 : 버퍼드 폴리실리콘층 4 및 14 : 패드 질화막
5 및 15 : 필드 산화막 6 : 터널 산화막
7 : 제 1 폴리실리콘층(플로팅 게이트) 8 및 18 : 유전체막
9 : 제 2 폴리실리콘층(컨트롤 게이트) 12 : 패드 산화막(터널 산화막)
13 : 버퍼드 폴리실리콘층(플로팅 게이트)
19 : 폴리실리콘층(컨트롤 게이트)
이하, 본 발명에 따른 플래쉬 메모리 셀 제조방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 2e는 적층형 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도로서, 도 2a는 실리콘 기판(11) 상에 패드 산화막(12), 버퍼드 폴리실리콘층(13) 및 패드 질화막(14)을 순차적으로 형성한 상태를 도시한다. 상기 패드 산화막(12)은 20 내지 200Å의 두께로 형성되고, 버퍼드 폴리실리콘층(13)은 400 내지 1500Å의 두께로 형성되며 패드 질화막(14)은 200 내지 2500Å의 두께로 형성된다.
도 2b는 필드 산화막이 형성될 부분의 패드 질화막(14)을 패터닝한 상태를 도시한다.
도 2c는 산화공정으로 필드 산화막(15)을 형성한 상태를 도시하며 도 2d는 패드 질화막(14)을 제거한 상태를 도시한다.
도 2e는 실리콘 기판(11)의 전체 상부면에 유전체막(18) 및 폴리실리콘층(19)을 순차적으로 형성한 상태를 도시한다.
이후 폴리실리콘층(19), 유전체막(18) 및 버퍼드 폴리실리콘층(13)을 자기정합 식각방법으로 패터닝하여 터널 산화막, 플로팅 게이트 및 컨트롤 게이트로 이루어진 적층형 게이트를 형성한 후 적층형 게이트를 마스크로 이용하여 접합영역을 형성하므로써 적층형 플래쉬 메모리 셀을 형성한다. 이때, 플로팅 게이트는 필드 산화막(15)을 형성하기 위하여 버퍼층으로 사용되는 버퍼드 폴리실리콘층(13)을 패터닝하여 형성하고, 터널 산화막은 패드 산화막(12)을 그대로 사용한다.
이렇게 하므로써 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 다시 형성할 필요가 없으며 또한 플로팅 게이트의 전기적 절연을 위한 식각공정이 생략된다.
상술한 바와같이 본 발명에 의하면 PBL 공정을 이용하여 필드 산화막을 형성한 후 패드 산화막 및 버퍼층으로 사용되는 버퍼드 폴리실리콘층을 제거하지 않고, 각각 터널 산화막 및 플로팅 게이트로 이용하므로써 공정을 대폭 단순화 할 수 있을 뿐 아니라 상기 플로팅 게이트를 절연시키기 위한 식각공정이 제거되므로써 큰 공정마진에 의해 메모리 셀의 크기를 감소시킬 수 있는 효과가 있다.
Claims (3)
- 플래쉬 메모리 셀 제조방법에 있어서,실리콘 기판 상에 패드 산화막, 버퍼드 폴리실리콘층 및 패드 질화막을 순차적으로 형성하는 단계와,필드 산화막이 형성될 부분의 상기 패드 질화막을 패터닝하는 단계와,산화공정으로 필드 산화막을 형성한 후 상기 패드 질화막을 제거하는 단계와,상기 실리콘 기판의 전체 상부면에 유전체막 및 폴리실리콘층을 순차적으로 형성하는 단계와,상기 폴리실리콘층, 유전체막 및 버퍼드 폴리실리콘층을 자기정합 식각방법으로 패터닝하여 터널 산화막, 플로팅 게이트 및 컨트롤 게이트로 이루어진 적층형 게이트를 형성하는 단계와,상기 적층형 게이트를 마스크로 이용하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
- 제1항에 있어서,상기 패드 산화막은 20 내지 200Å의 두께로 형성되고, 상기 버퍼드 폴리실리콘층은 400 내지 1500Å의 두께로 형성되며 상기 패드 질화막은 200 내지 2500Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
- 제1항에 있어서,상기 플로팅 게이트는 필드 산화막을 형성하기 위하여 버퍼층으로 사용되는 버퍼드 폴리실리콘층을 패터닝하여 형성되고, 상기 터널 산화막은 패드 산화막을 그대로 사용하는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
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