KR100195192B1 - 반도체장치의 패드폴리 형성방법 - Google Patents

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Abstract

반도체장치의 제조공정중 패드폴리(Pad Poly)형성방법이 포함되어 있다. 본 발명은 실리콘기판의 전면에 게이트 산화막 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계; 상기 결과물 상부에, 패드폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴을 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물 상부에, 상기 패드폴리 패턴이 형성될 영역을 노출하는 제2포토레지스트 패턴을 상기 제1포토레지스트 패턴과 겹치도록 형성하는 단계; 상기 제1포토레지스트 패턴 상부의 노출된 상기 제3산화막을 제거하는 단계; 상기 제1포토레지스트 패턴 및 제2포토레지스트 패턴을 제거하는 단계; 상기 결과물의 노출된 게이트산화막을 제거하여 상기 실리콘기판을 노출시키는 단계; 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계를 포함한다. 따라서 본 발명에 의한 패드폴리 형성방법은, 종래기술에 비해 제조공정이 단순하고, 또한 메모리 셀 부분과 주변회로 부분이 겹치는 부위의 단차를 줄일 수 있다.

Description

반도체장치의 패드폴리 형성방법
제1도 내지 제8도는 종래기술에 의한 패드폴리 형성방법을 나타내는 도면이다.
제9도 내지 제14도는 본 발명의 제1실시예에 의한 패드폴리 형성방법을 나타내는 도면이다.
제15도 내지 제20도는 본 발명의 제2실시예에 의한 패드폴리 형성방법을 나타내는 도면이다.
제21도 내지 제26도는 본 발명의 제3실시예에 의한 패드폴리 형성방법을 나타내는 도면이다.
본 발명은 반도체장치의 제조공정에 관한 것으로, 특히 반도체장치의 제조공정중 패드폴리(Pad Poly) 형성방법에 관한 것이다.
반도체 장치의 집적도 향상에 따라 트랜지스터의 게이트 길이(Length)와 폭(Width)이 점점 축소되고, 이에 따라 소오스(Source) 및 드레인(Drain)에 콘택(Contact)형성을 위한 면적도 점점 줄어들고 있다.
따라서 상기 문제점의 해결책으로서, 소오스 및 드레인 영역에 패드폴리를 형성하고 상기 패드폴리 위에 콘택을 형성하는 방법을 사용한다. 상기 방법을 사용함으로써 콘택형성을 위한 면적 확보가 가능하고, 또한 콘택 에치(Etch)에 의한 접합손산(Junction Damage)을 방지할 수 있으며, 얕은 접합(Shallow Junction)을 형성할 수 있다는 장점이 있다.
종래의 패드폴리 형성방법을 첨부도면 제1도 내지 제8도를 참조하여 설명한다.
먼저 제1도를 참조하여, 실리콘기판(도시되지 않았음)에 통상의 방법으로 아이소레이션(Isolation)을 형성한 후, 상기 실피콘기판의 전면에 게이트산화막(Gate Oxide)(10)을 형성하고, 상기 게이트산화막의 전면에 게이트라인(Gate Line) 형성층, 게이트라인 캐핑층(Capping Layer)인 제1산화막, 즉 HTO를 순차적으로 적층한다.
이후 통상의 사진 및 식각방법으로 상기 제1산화막 및 게이트라인 형성층을 건식식각하여, 제1산화막 패턴(14) 및 게이트라인 패턴(12)을 형성한다.
첨부한 각 도면에서는 패드폴리 형성방법의 이해를 쉽게하기 위해 메모리 셀 부분과 주변회로부분을 나누어 도시하였고, 각 도면의 왼쪽 부분이 메모리 셀 부분을 도시한 것이고 오른쪽 부분이 주변회로 부분을 도시한 것이다.
제2도를 참조하여, 상기 결과물의 전면에 제2산화막(HTO)(16), 질화막(SiN)(18)을 순차적으로 적층한 후, 포토 공정에 의해 메모리 셀 부분, 즉 패드폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴(19)을 형성한다.
상기 제2산화막(16)은 주변회로 부분의 게이트라인 스페이서(Spacer)형성에 사용되고, 상기 질화막(18)은 이의 전면에 적층되는 제3산화막(20)을 습식식각시 버퍼막(Buffer Layer)으로 작용한다.
제3도를 참조하여, 상기 결과물의 노출된 주변회로 부분의 상기 질화막(18)을 건식식각하고, 상기 제2산화막(16)을 스페이서 건식식각하여 스페이서(16a)를 형성한다.
제4도를 참조하여, 상기 제1포토레지스트 패턴(19)을 제거한 다음, 상기 결과물인 전면에 제3산화막(HTO)(20)을 적층한 후 메모리 셀 부분을 노출시키기 위하여 포토공정에 의해 주변회로 부분에만 제2포토레지스트 패턴(22)을 형성한다.
이때 상기 제2포토레지스트 패턴(22)은 상기 제1포토레지스트 패턴(19) 부분과 겹치게 패터닝해야 하는데, 이는 제3산화막(20) 습식식각시 상기 스페이서(16a)가 식각되는 것을 방지하기 위함이다.
제5도를 참조하여, 상기 제3산화막(20)을 BOD 및 HF 중 선택된 한가지를 사용하여 습식식각한다. 따라서 메모리 셀 부분의 질화막(18)이 노출된다.
제6도를 참조하여, 상기 제2포토레지스트 패턴(22)을 마스킹(Masking)으로하여, 메모리 셀 부분의 게이트라인 측벽에 상기 제2산화막(16)을 스페이서 건식식각한 후 과도 건식식각하여 상기 실리콘기판(도시되지 않았음)을 노출시키고 스페이서(16b)을 형성한다.
제7도를 참조하여, 상기 제2포토레지스트 패턴(22)을 통상의 애싱(Ashing)기법으로 제거하고, 상기 결과물의 전면에 패드폴리 패턴 형성물질(24)을 적층한 후, 상기 결과물 상부위 패드폴리 패턴이 형성될 위치에 패드폴리 포토레지스트 패턴(26)을 형성한다.
제8도를 참조하여, 상기 패드폴리 패턴(26)을 마스킹으로해 상기 패드폴리 패턴 형성물질(24)을 식각하여 패드폴리 패턴(24a)를 형성한 후, 상기 패드폴리 포토레지스트 패턴(26)을 제거함으로써 제조공정이 완료된다.
상술한 종래 방법에 의한 패드폴리 형성방법은, 메모리 셀 부분과 주변회로 부분에서 요구되는 트랜지스터의 특성이 다르기 때문에, 패드폴리를 일부 트랜지스터에만 형성하여야 하고 이에 따라 제조공정이 복잡해 진다.
또한 메모리 셀 부분과 주변회로 부분이 겹치는 부위의 단차가 커지는 문제점이 있다.
따라서, 본 발명의 목적은 상기 종래 방법에 비해 제조공정이 단순하고, 메모리 셀 부분과 주변회로 부분이 겹치는 부위의 단차를 줄일 수 있는 패드폴리 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 패드폴리 형성방법은, 실리콘기판의 전면에 게이트 산화막(Gate Oxide), 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서(36a)를 형성하는 단계; 상기 결과물 상부에, 패드폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴을 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물 상부에, 상기 패드폴리 패턴이 형성될 영역을 노출하는 제2포토레지스트 패턴을 상기 제1포토레지스트 패턴과 겹치도록 형성하는 단계; 상기 제1포토레지스트 패턴 상부의 노출된 상기 제3산화막을 제거하는 단계; 상기 제1포토레지스트 패턴 및 제2포토레지스트 패턴을 제거하는 단계; 상기 결과물의 노출된 게이트산화막을 제거하여 상기 실리콘기판을 노출시키는 단계; 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또다른 패드폴리 형성방법은, 실리콘기판의 전면에 게이트 산화막(Gate Oxide), 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물의 전면에 질화막을 형성하는 단계; 상기 결과물 상부에 패드폴리 패턴이 형성될 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스킹으로해 상기 질화막을 식각하는 단계; 상기 포토레지스트 패턴을 마스킹으로 해 제3산화막을 식각하여 상기 실리콘기판을 노출시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계; 상기 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부도면 제9도 내지 제26도를 참조하여 본 발명의 실시예를 더욱 상세히 설명한다.
제9도 내지 제14도는 본 발명의 제1실시예에 의한 패드폴리 형성방법을 나타내는 도면으로서, 종래방법 제1도 내지 제8도에서와 같이 메모리 셀 부분과 주변회로 부분을 나누어 도시하였고, 각 도면의 왼쪽부분이 메모리 셀 부분을 도시한 것이고 오른쪽 부분이 주변회로 부분을 도시한 것이다.
제9도를 참조하여, 실리콘기판(도시되지 않았음)에 통상의 방법으로 아이소레이션(Isolation)을 형성한 후, 게이트산화막(Gate Oxide)(30), 게이트라인 패턴(32), 게이트라인 캐핑층인 제1산화막(HTO) 패턴(34), 및 제2산화막(HTO)(36)을 종래방법 제1도 및 제2도에서와 동일한 방법으로, 형성한다.
제10도를 참조하여, 상기 제2산화막(36)을 상기 게이트라인 패턴(32) 측벽에 스페이서 건식식각함으로써, 메모리 셀 부분과 주변회로 부분에 스페이서(36a)를 형성한다.
이후 포토공정에 의해 메모리 셀 부분, 즉 패드폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴(38)을 형성한 후, 상기 결과물의 전면에 제3산화막(PE_SiH4)(40)을 적층한다. 이때 상기 제3산화막(40) 두께는 차후 형성되는 패드폴리 건식식각시 하부층에 영향을 주지 않을 정도인 1000Å 정도로 형성한다. 또한 상기 제1포토레지스트 패턴(38)의 두께를 1㎛ 이상으로 형성함으로써 상기 게이트라인 패턴(32) 위의 단차를 6000Å 이상으로 유지할 수 있다.
제11도를 참조하여, 상기 결과물 상부에 제2포토레지스트 패턴(42)을 상기 제1포토레지스트 패턴(38)과 겹치도록 형성한다. 이때 메모리 셀 부분의 제3산화막(40)이 노출된다.
제12도를 참조하여, 상기 노출된 제3산화막(40)을 통상의 습식식각법에 의해 노출된 부위를 제거하여 제3산화막 패턴(40a)을 남기고, 과도 식각하여 상기 제1포토레지스트 패턴(38) 측벽의 제3산화막(40)의 단차를 줄인다. 이후 상기 제1포토레지스트 패턴(38)과 제2포토레지스트 패턴(42)을 통상의 애싱(Ashing) 기술로 제거한다.
제13도를 참조하여, 차후 형성될 패드폴리 패턴과 접촉시키기 위해, 메모리 셀 부분에 노출된 상기 게이트산화막(30)을 제거하여 상기 실리콘기판(도시되지 않았음)을 노출시키고 게이트산화막 패턴(30a)을 남긴다.
제14도를 참조하여, 다음에 상기 결과물의 노출된 상기 실리콘기판을 시드(Seed)로하여 선택적 에피성장(Selective Epi Growth) 방법으로 폴리실리콘층을 형성한 후, 상기 결과물 상부의 패드폴리 패턴이 형성될 위치에 패드폴리 포토레지스트 패턴을 형성한다.
상기 패드폴리 포토레지스트 패턴을 마스킹으로 해 상기 폴리실리콘층을 식각하여 패드폴리 패턴(44)을 형성한 후, 상기 패드폴리 포토레지스트 패턴을 제거함으로써 제조 공정이 완료된다.
제15도 내지 제20도는 본 발명의 제2실시예에 의한 패드폴리 형성방법을 나타내는 도면으로서, 종래 방법 제1도 내지 제8도에서와 같이 각 도면의 왼쪽 부분이 메모리 셀 부분을 도시한 것이고 오른쪽 부분이 주변회로 부분을 도시한 것이다.
제15도 내지 제16도를 참조하여, 상술한 제1실시예의 제9도 및 제10도에서와 동일한 방법으로, 실리콘기판(도시되지 않았음)에 통상의 방법으로 아이소레이션(Isolation)을 형성한 후, 게이트산화막(50), 게이트라인 패턴(52), 제1산화막(HTO) 패턴(54), 제2산화막(HTO)(56)을 건식식각하여 형성된 스페이서(56a), 포토레지스트 패턴(58), 제3산화막(PE_SiH4)(60)을 순차적으로 형성한다.
제17도를 참조하여, 상기 결과물의 전면에 포토레지스트(62)를 형성한다. 이 때 상기 포토레지스트(62)는 스핀(Spin)에 의해 코팅(Coating)되기 때문에 평탄하고 두께는 얇으면 얇을수록 유리하고, 차후 에치백(Etchback) 식각량을 고려하여 통상 0.5㎛ 내지 0.7㎛ 정도를 형성한다. 이후 상기 포토레지스트(62)를 에치백하여 메모리 셀 부분의 상기 제3산화막(60)을 노출시키고, 이때 주변회로 부분에는 단차로 인하여 상기 포토레지스트(62)의 잔여부분인 제2포토레지스트 패턴(62a)이 남게 된다.
제18도를 참조하여, 상기 노출된 제3산화막(60)을, 상술한 제1실시예 제12도에서의 습식식각법을 사용하지 않고, 통상의 건식식각법에 의해 노출된 부위를 제거하여 제3산화막 패턴(60a)을 남기고, 과도 식각하여 상기 제1포토레지스트 패턴(58) 측벽의 제3산화막(60)의 단차를 줄인다. 이후 상기 제1포토레지스트 패턴(58)과 제2포토레지스트 패턴(62a)을 통상의 애싱(Ashing) 기술로 제거한다.
제19도 및 제20도를 참조하여, 상술한 제1실시예의 제13도 및 제14도에서와 동일한 방법으로, 메모리 셀 부분의 상기 실리콘기판(도시되지 않았음)을 노출시키고 게이트산화막 패턴(50a)을 남기고, 상기 실리콘기판의 노출된 부분과 접촉되도록 패드폴리 패턴(68)을 형성한다.
제21도 내지 제26도는 본 발명의 제3실시예에 의한 패드폴리 형성방법을 나타내는 도면으로서, 종래방법 제1도 내지 제8도에서와 같이 각 도면의 왼쪽 부분이 메모리 셀 부분을 도시한 것이고 오른쪽 부분이 주변회로 부분을 도시한 것이다.
제21도를 참조하여, 상술한 제1실시예의 제9도 또는 제2실시예의 제15도에서와 동일한 방법으로, 실리콘기판(도시되지 않았음)에 아이소레이션을 형성한 후 게이트산화막(70), 게이트라인 패턴(72), 제1산화막(HTO) 패턴(74), 제2산화막(HTO)(76)을 순차적으로 형성한다.
제22도를 참조하여, 상기 제2산화막(76)을 상기 게이트라인 패턴(72) 측벽부위에 스페이서 건식식각하여 스페이서(76a)를 형성한다. 이후 노출되어 있는 실리콘 영역을 산화분위기에서 열산화하여 제3산화막(78)을 70Å의 두께로 형성한다.
이때 상기 게이트라인 패턴(72) 하부의 둘레와 상기 게이트산화막(70) 부분이 산화되어 상기 제3산화막(78)이 형성된다.
제23도를 참조하여, 상기 결과물의 전면에 질화막(80)을 적층한 다음, 패드폴리 패턴이 형성될 영역을 노출하는 포토레지스트 패턴(82)을 형성한다. 상기 질화막(80)은 차후 패드폴리 버퍼층으로 작용한다.
제24도를 참조하여, 상기 포토레지스트 패턴(82)을 마스킹으로 해 상기 질화막(80)을 습식식각하여 질화막 패턴(80a)을 남기고, 다시 상기 포토레지스트 패턴(82)을 마스킹으로 해 상기 제3산화막(78)을 건식식각하여 패드폴리 패턴이 형성될 부분의 상기 실리콘기판(도시되지 않았음)을 노출시키고 제3산화막 패턴(78a)을 남긴다.
제25도를 참조하여, 상기 포토레지스트 패턴(82)을 통상의 애싱(Ashing)기법으로 제거한 후, 제1실시예의 제14도 또는 제2실시예의 제20도와 동일한 방법으로 상기 실리콘기판의 노출된 부분과 접촉되도록 패드폴리 패턴(88)을 형성한다.
제26도를 참조하여, 마지막으로 상기 질화막 패턴(80a)을 통상의 인산 습식식각으로제거하여 제조공정을 완료한다.
따라서 상술한 본 발명에 의한 패드폴리 형성방법, 종래 기술에 비해 제조공정이 단순하고, 또한 메모리 셀 부분과 주변회로 부분이 겹치는 부위의 단차를 줄일 수 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (20)

  1. 반도체 장치의 패드폴리 형성방법에 있어서, 실리콘기판의 전면에 게이트 산화막(Gate Oxide), 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계; 상기 결과물 상부에, 패드폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴을 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물 상부에, 상기 패드폴리 패턴이 형성될 영역을 노출하는 제2포토레지스트 패턴을 상기 제1포토레지스트 패턴과 겹치도록 형성하는 단계; 상기 제1포토레지스트 패턴 상부의 노출된 상기 제3산화막을 제거하는 단계; 상기 제1포토레지스트 패턴 및 제2포토레지스트 패턴을 제거하는 단계; 상기 결과물의 노출된 게이트산화막을 제거하여 상기 실리콘기판을 노출시키는 단계; 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  2. 제1항에 있어서, 상기 제1산화막 및 제2산화막이 HTO(High Temperatur Oxide)로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  3. 제1항에 있어서, 상기 제3산화막이 PE_SiH4로 이루어 지는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  4. 제1항에 있어서, 상기 제3산화막 두께가 1000Å 정도로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법
  5. 제1항에 있어서, 상기 제1포토레지스트 패턴의 두께를 1㎛ 이상으로 형성함으로써, 상기 게이트라인 패턴 위의 단차를 6000Å 이상으로 유지하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  6. 제1항에 있어서, 상기 제2포토레지스트 페턴은 상기 제1포토레지스트 패턴과 겹치도록 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  7. 제1항에 있어서, 상기 제3산화막을 습식식각법에 의해 제거하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  8. 제1항에 있어서, 상기 패드폴리 패턴을 폴리실리콘층을 형성하고 상기 폴리실리콘층을 사진 및 식각공정으로 패터닝하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  9. 제1항에 있어서, 상기 패드폴리 패턴은 노출된 상기 실리콘기판을 시드(Seed)로하여 선택적 에피성장(Selective Epi Growth) 방법으로 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  10. 제1항에 있어서, 상기 패드폴리 패턴은 노출된 상기 실리콘기판을 시드(Seed)로하여 선택적 에피성장후 사진 및 식각공정으로 패터닝하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  11. 제1항에 있어서, 상기 제2포토레지스트 패턴이, 상기 제3산화막 형성후 전면에 포토레지스트를 형성하고 상기 제1포토레지스트 패턴 상부의 상기 제3산화막이 노출될 때까지 에치백(Etchback)하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  12. 반도체장치의 패드폴리 형성방법에 있어서, 실리콘기판의 전면에 게이트산화막(Gate Oxide), 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물의 전면에 질화막을 형성하는 단계; 상기 결과물 상부에 패드폴리 패턴이 형성될 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스킹으로 해 상기 질화막을 식각하는 단계; 상기 포토레지스트 패턴을 마스킹으로 해 제3산화막을 식각하여 상기 실리콘기판을 노출시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계; 상기 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  13. 제12항에 있어서, 상기 제1산화막 및 제2산화막이 HTO(High Temperature Oxide)로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  14. 제12항에 있어서, 상기 제3산화막은 산화분위기에서 노출된 실리콘 영역을 열산화하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  15. 제12항에 있어서, 상기 제3산화막은 70Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  16. 제12항에 있어서, 상기 질화막을 습식식각하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  17. 제12항에 있어서, 상기 제3산화막을 건식식각하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  18. 제12항에 있어서, 상기 패드폴리 패턴은 폴리실리콘층을 형성하고 상기 폴리실리콘층을 사진 및 식각공정으로 패터닝하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  19. 제12항에 있어서, 상기 패드폴리 패턴은 노출된 상기 반도체기판을 시드(Seed)로 하여 선택적 에피성장(Selective Epi Growth)방법으로 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  20. 제12항에 있어서, 상기 패드폴리 패턴은 노출된 상기 반도체기판을 시드(Seed)로하여 선택적 에피성장 후 사진 및 식각공정으로 패터닝하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
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