KR0146526B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 폴리실리콘층의 일부가 산화되는 것을 방지하기 위하여 질화막을 이용하여 폴리실리콘층을 밀폐(Sealing)시키고 실리콘기판에 소정깊이의 트랜치(Trench)를 형성한 후 노출된 실리콘기판을 질화시켜 얇은 질화막을 형성하므로써 버즈빅(Bird's Beak)의 길이를 최소화시킬 수 있도록 한 반도체 소자의 소자분리막 형성방법에 관한 것이다.

Description

반도체 소자의 소자분리막 형성방법
제1a 및 제1b도는 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도.
제2a 내지 제2i도는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 10 : 실리콘기판 2 및 12 : 패드산화막
3 및 13 : 폴리실리콘층 4 : 질화막
5 및 20 : 소자분리막 14, 16 및 19 : 제1, 제2 및 제3질화막
15 : 산화막 16a : 제2질화막스페이서
17 : 감광막 18 : 트랜치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 폴리실리콘층의 일부가 산화되는 것을 방지하기 위하여 질화막을 이용하여 폴리실리콘층을 밀폐(Sealing)시키고 실리콘기판에 소정깊이의 트랜처(Trench)를 형성한 후 노출된 실리콘기판을 질화시켜 얇은 질화막을 형성하므로써 버즈빅(Bird's Beak)의 길이를 최소화시킬 수 있도록 한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 소자와 소자 또는 주변지역과 메모리셀지역을 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 그러면 종래 반도체 소자의 소자분리막 형성방법을 제1a 및 제1b도를 통해 설명하면 다음과 같다.
제1a 및 제1b도는 종래 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도로서,
제1a도는 실리콘기판(1)상에 패드산화막(2), 폴리실리콘층(3) 및 질화막(4)을 순차적으로 형성하고 소자분리마스크를 이용한 사진 및 식각공정을 거쳐 소자분리영역의 실리콘기판(1)이 노출되도록 상기 질화막(4), 폴리실리콘층(3) 및 패드산화막(2)을 순차적으로 제거한 상태의 단면도이다.
제1b도는 상기 소자분리영역의 노출된 실리콘기판(1)을 산화시켜 소자분리막(5)을 형성시킨 상태의 단면도인데, 이와같은 PBL(Poly Buffered LOCOS)공정을 이용하면 상기 폴리실리콘층(3)의 일부가 산화되면서 버즈빅의 길이가 증가된다. 또한 패드산화막(2) 쪽에서의 상, 하부 및 측부로의 산화제의 침투로 인하여 더욱 큰 버즈빅이 발생된다.
따라서 본 발명은 질화막을 이용하여 폴리실리콘층을 밀폐시키고 실리콘기판에 소정깊이의 트랜치를 형성한 후 노출된 실리콘기판을 질화시켜 얇은 질화막을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘기판상에 패드산화막, 폴리실리콘층 및 제1질화막을 순차적으로 형성한 후 소자분리마스크를 이용한 사진 및 식각공정을 거쳐 소자분리영역의 실리콘기판이 노출되도록 상기 제1질화막, 폴리실리콘층 및 패드산화막을 순차적으로 제거하는 단계와, 상기 단계로 부터 등방성식각방법을 이용하여 상기 패드산화막의 양측부를 소정깊이 식각한 후 재산화공정을 실시하여 상기 폴리실리콘층 하부의 노출된 부분 및 실리콘기판에 산화막을 형성하는 단계와, 상기 단계로부터 등방성식각방법을 이용하여 상기 폴리실리콘층의 양측부를 소정깊이 식각한 후 전체상부면에 제2질화막을 형성시키는 단계와, 상기 단계로부터 상기 소자분리영역의 실리콘기판이 노출되도록 전면식각공정으로 상기 제2질화막을 식각하여 상기 제2질화막, 폴리실리콘층, 패드산화막 및 산화막의 측벽에 제2질화막스페이서를 형성하는 단계와, 상기 단계로 부터 전체면에 감광막을 도포하고 상기 제2질화막스페이서 양측부의 실리콘기판이 소정부분 노출되도록 상기 감광막을 패터닝한 후 상기 패터닝된 감광막을 마스크로 이용한 식각공정을 통해 노출된 실리콘기판에 트랜치를 형성하는 단계와, 상기 단계로 부터 상기 감광막을 제거하고 상기 트랜치를 포함하는 노출된 실리콘기판의 표면을 질화시켜 얇은 제3질화막을 형성시키는 단계와, 상기 단계로 부터 고온에서 습식산화공정을 실시하여 소자분리막을 성장시킨 후 잔류되는 제1질화막, 제2질화막스페이서, 폴리실리콘층, 패드산화막 및 산화막을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2i도는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 소자의 단면도로서,
제2a도는 실리콘기판(11)상에 패드산화막(12), 폴리실리콘층(13) 및 제1질화막(14)을 순차적으로 형성한 후 소자분리마스크를 이용한 사진 및 식각공정을 거쳐 소자분리영역의 실리콘기판(11)이 노출되도록 상기 제1질화막(14), 폴리실리콘층(13) 및 패드산화막(12)을 순차적으로 제거한 상태의 단면도인데, 상기 패드산화막(12)은 100 내지 200Å, 폴리실리콘층(13)은 400 내지 600Å 그리고 제1질화막(14)은 1000 내지 1500Å 정도의 두께로 형성한다.
제2b도는 등방성식각방법을 이용하여 상기 패드산화막(12)의 양측부를 소정깊이 식각한 상태의 단면도이며, 제2c도는 재산화공정(Reoxidation)을 실시하여 상기 폴리실리콘층(13) 하부의 노출된 부분 및 실리콘기판(11)에 산화막(15)을 10 내지 30Å의 두께로 형성시킨 상태의 단면도이다.
제2d도는 등방성식각방법을 이용하여 상기 폴리실리콘층(13)의 양측부를 소정깊이 식각한 상태의 단면도이며, 제2e도는 전체상부면에 제2질화막(16)을 500 내지 1000Å 정도의 두께로 형성시킨 상태의 단면도인데, 이때 상기 산화막(15)은 질화막과 산화막의 접촉시 결정구조의 차이로 인하여 발생되는 결합(Defect)의 생성을 방지하는 역할을 한다.
제2f도는 상기 소자분리영역의 실리콘기판(11)이 노출되도록 전면식각공정으로 상기 제2질화막(16)을 식각하여 상기 제1질화막(14), 폴리실리콘층(13), 패드산화막(12) 및 산화막(15)의 측벽에 제2질화막스페이서(16A)를 형성한 후 전체면에 감광막(17)을 도포하고 상기 제2질화막스페이서(16A) 양측부의 실리콘기판(11)이 소정부분 노출되도록 상기 감광막(17)을 패터닝한 상태의 단면도인데, 잔류되는 폴리실리콘층(13), 패드산화막(12) 및 산화막(15)은 제1 및 제2질화막(14 및 16)에 의해 완전히 밀폐되며, 상기 패드산화막(12) 및 산화막(15) 사이에 잔류되는 제2질화막(16)은 산화제의 침투시 에너지(Energy)를 분산시키는 역할을 하게 하여 산화비(Oxidation rate)를 감소시키기 위한 것이다.
제2g도는 상기 패터닝된 감광막(17)을 마스크로 이용한 식각공정을 통해 노출된 실리콘기판(11)에 트랜치(18)를 형성한 후 상기 감광막(17)을 제거하고 상기 트랜치(18)를 포함하는 노출된 실리콘기판(11)의 표면을 질화시켜 얇은 제3질화막(19)을 형성시킨 상태의 단면도인데, 상기 제3질화막(19)은 15 내지 20Å의 두께로 형성한다.
제2h도는 950 내지 1100℃의 고온에서 습식산화공정을 실시하여 소자분리막(20)을 성장시킨 상태의 단면도인데, 상기 산화공정시 상기 제1질화막(14) 및 제2질화막스페이서(16A)에 의해 폴리실리콘층(13), 패드산화막(12) 및 산화막(15)이 완전히 밀폐되어 산화가 방지되고, 상기 트랜치(18)에 의해 상, 하부의 부피팽창 변화폭이 감소된다. 또한 상기 제3질화막(19)에 의해 실리콘기판(11) 하부로의 산화제침투가 방지되어 패드산화막이 산화되는 것이 방지된다.
제2i도는 잔류되는 제1질화막(14), 제2질화막스페이서(16A), 폴리실리콘층(13), 패드산화막(12) 및 산화막(15)을 순차적으로 제거한 상태의 단면도로서, 버즈빅의 발생을 최소화시킨 소자분리막(20)의 형성이 완료된 상태이다.
상술한 바와같이 본 발명에 의하면 질화막을 이용하여 폴리실리콘층을 밀폐시키므로써 부피팽창으로 인한 스트레스(Stress)에 기인하는 버스빅의 길이 증가를 방지할 수 있으며, 실리콘기판에 소정깊이의 트랜치를 형성한 후 노출된 실리콘기판을 질화시켜 얇은 질화막을 형성하므로써 산화제의 침투를 방지하여 버즈빅의 발생을 최소화시킬 수 있는 탁월한 효과가 있다.

Claims (4)

  1. 반도체 소자의 소자분리막 형성방법에 있어서, 실리콘기판상에 패드산화막, 폴리실리콘층 및 제1질화막을 순차적으로 형성한 후 소자분리마스크를 이용한 사진 및 식각공정을 거쳐 소자분리영역의 실리콘기판이 노출되도록 상기 제1질화막, 폴리실리콘층 및 패드산화막을 순차적으로 제거하는 단계와, 상기 단계로 부터 등방성식각방법을 이용하여 상기 패드산화막의 양측부를 소정깊이 삭각한 후 재산화공정을 실시하여 상기 폴리실리콘층 하부의 노출된 부분 및 실리콘기판에 산화막을 형성하는 단계와, 상기 단계로부터 등방성식각방법을 이용하여 상기 폴리실리콘층의 양측부를 소정깊이 식각한 후 전체상부면에 제2질화막을 형성시키는 단계와, 상기 단계로부터 상기 소자분리영역의 실리콘기판이 노출되도록 전면식각공정으로 상기 제2질화막을 식각하여 상기 제1질화막, 폴리실리콘층, 패드산화막 및 산화막의 측벽에 제2질화막스페이서를 형성하는 단계와, 상기 단계로 부터 전체면에 감광막을 도포하고 상기 제2질화막스페이서 양측부의 실리콘기판이 소정부분 노출되도록 상기 감광막을 패터닝한 후 상기 패터닝된 감광막을 마스크로 이용한 식각공정을 통해 노출된 실리콘기판에 트랜치를 형성하는 단계와, 상기 단계로 부터 상기 감광막을 제거하고 상기 트랜치를 포함하는 노출된 실리콘기판의 표면을 질화시켜 얇은 제3질화막을 형성시키는 단계와, 상기 단계로 부터 고온에서 습식산화공정을 실시하여 소자분리막을 성장시킨 후 잔류되는 제1질화막, 제2질화막스페이서, 폴리실리콘층, 패드산화막 및 산화막을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 패드산화막은 100 내지 200Å, 폴리실리콘층은 400 내지 600Å 그리고 제1질화막은 1000 내지 1500Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 산화막은 10 내지 30Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 제2질화막은 500 내지 1000Å의 두께로 형성되며, 상기 제3질화막은 15 내지 20Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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