KR100196422B1 - 반도체장치의 소자분리 영역의 형성방법 - Google Patents

반도체장치의 소자분리 영역의 형성방법 Download PDF

Info

Publication number
KR100196422B1
KR100196422B1 KR1019950036190A KR19950036190A KR100196422B1 KR 100196422 B1 KR100196422 B1 KR 100196422B1 KR 1019950036190 A KR1019950036190 A KR 1019950036190A KR 19950036190 A KR19950036190 A KR 19950036190A KR 100196422 B1 KR100196422 B1 KR 100196422B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
photoresist
sion
forming
Prior art date
Application number
KR1019950036190A
Other languages
English (en)
Other versions
KR970023987A (ko
Inventor
임헌형
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019950036190A priority Critical patent/KR100196422B1/ko
Publication of KR970023987A publication Critical patent/KR970023987A/ko
Application granted granted Critical
Publication of KR100196422B1 publication Critical patent/KR100196422B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

고집적 반도체의 제조에서 SEPOX(Selective Poly-si Oxidation)형성시 실리콘 기판상에 패드 산화막을 적층하고, 그위에 폴리 실리콘막을 형성한 다음, 그 상부에 종래의 질화막 대신에 SiON막을 1500Å 정도의 두께로 형성하여 주고, 후속의 포토 레지스트막을 도포한 후에 상기 포토 레지스트막을 마스크로하여 SiON막을 선택적으로 식각한다. 이어서, 통상적인 필드 산화공정을 거치면, 폴리 실리콘막과 패드 산화막간의 계면(界面)의 일부에서 버드 비크(Bird's Beak)가 발생하는 것을 최소화하여 주고, 상기 버드비크로 인한 활성영역의 축소를 방지하여 주므로써, 공정의 안정화를 기할 수 있게 한다.

Description

반도체장치의 소자분리 영역의 형성방법
제1a도 내지 제1e도는 종래의 방법에 의한 소자분리 영역을 형성하는 단계를 보여주는 공정도.
제2a도 내지 제2e도는 본 발명에 의한 소자분리 영역을 형성하는 단계를 보여주는 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드 산화막
23 : 폴리 실리콘막 24 : SiON막
25 : 포토 레지스트막
26 : 활성 영역에 소자가 형성되지 않은 필드 산화막
26a : 활성 영역에 소자가 형성된 필드 산화막
27 : 게이트 산화막
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 반도체장치의 소자 분리 영역을 형성하는 방법에 관한 것이다.
반도체장치에 있어서는 실리콘 기판상에 형성된 각 소자를 전기적으로 분리해야 하는데, 최근의 반도체의 집적도를 높이기 위하여 개개 소자의 면적을 축소하는 것도 중요하지만 동시에 소자분리 영역의 폭과 면적을 축소하는 것은 더욱 중요하다. 이에 따라 반도체의 성능을 향상시키려는 개발의 역사속에 소자분리 기술에 관한 새로운 제안이 항상 행해져 왔음은 물론이다.
상기 새로운 제안 가운데 현재 가장 많이 사용되는 소자분리 형성방법으로서 SEPOX(Selective Poly-Si Oxidation ; 이하 SEPOX로 표기함)기술이 있다. 특히, 반도체장치가 고집적화 되면서, 질화막(Si3N4)과 폴리 실리콘막의 선택적 산화에 의해 필드 산화막을 성장시키는 SEPOX 기술이 주로 사용되고 있다.
제1도는 종래의 방법에 의한 소자분리영역을 형성하는 공정도이다.
제1a도를 참조하면, 실리콘 기판(11)상에 절연층으로서 패드 산화막(12)을 형성하고, 상기 패드 산화막(12)상에 폴리 실리콘막(13)을 적충한 다음, 질화막(14)을 상기 폴리 실리콘막(13)상에 도포한다.
이어서, 제1b도에서와, 같이, 질화막(14)을 식각하기 위한 소정 패턴의 포토 레지스트막(15)을 상기 질화막(14)상에 도포한 다음, 상기 소정 패턴의 포토 레지스터막(15)을 마스크로 사용하여 상기 절화막(14)을 제거한다.
계속해서, 상기 포토 레지스트막(15)이 제거된 후, 산화 공정이 실행되면 노출된 폴리 실리콘막(13)이 산화되어 제1c도와 같은 필드 산화막(16)이 형성된 구조물이 제조된다.
이어서, 제1d도에서와 같이 상기 필드 산화막(16)의 측면에 남아있는 질화막(14)과 폴리 실리콘막(13)을 이방성 식각을 이용하여 제거하면, 상기 질화막(14)과 폴리 실리콘막(13)의 계면(界面)의 일부까지 침투하여 성장된 필드 산화막에 의해서 일부분의 폴리 실리콘막(13)이 남게 된다.
마지막으로, 제1e도에서 같이, 게이트 산화막(17)을 형성하기 위하여 소정의 산화 공정을 거친다.
상기 공정의 후 속의 공정인 필드 도핑 공정은 본 발명과 관련이 없으므로 설명을 생략한다.
상기에서 설명한 바와 같은 종래의 소자분리 방법은 포토 레지스트를 형성하고 상기 포토 레지스트를 마스크로 하여 식각 공정을 실시하면서 포토 레지스트의 테일(Tail)로 인하여 필드산화막의 측면에 새의 부리(Bird' Beak) 모양의 홈이 생기므로 활성영역이 촉소되는 문제가 있다.
즉, 포토 레지스트의 테일(Tail)현상은 포토 리소그래피 공정에서 포토 레지스트막을 투과한 입사파가 질화막질을 투과하여 실리콘 기판에서 반사한 반사파와의 간섭현상으로 인한 스탠딩 웨이브(Standing Wave)에 의한 영향으로 발생하는데, 현상후 테일(Tai)이 그대로 남아있게 되어 새의 부리(Bird's Beak) 모양의 홈이 생기게 된다.
상기 포토 레지스트 테일(Tail)은 질화막(Si3N4) 필름의 두께와 관련이 있으며 반사율이 2.05인 질화막인 경우 1300Å나 1900Å 정도의 두께에서 포토 레지스트 테일이 발생하지 않는 것으로 알려져 있는데, 1300Å의 두께로 형성하면, 2차 새의 부리 모양의 홈이 생기게 되고, 1900Å의 두께로 형성하면, 막질의 스트레스에 의한 활성 영역의 누설이 발생되는 문제점으로 사용하지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, SEPOX 공정에 의한 절연막 형성시 포토 레지스트 테일에 의한 새의 부리 모양의 홈이 필드 산화막내에서 생기는 것을 최소화하기 위한 방법을 제공하는 데에 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 실리콘 기판상에 패드 산화막, 폴리 실리콘막 및, SiON막(SixOyNz)을 차례로 형성하는 공정과 ; 상기 SiON막(SixOyNz)상에 소정 패턴의 포토 레지스트막을 형성하여 필드영역과 활성영역을 정의하는 공정과 ; 상기 소정 패턴의 포토 레지스트막을 마스크로 이용하여 SiON막을 선택적으로 식각하여 패턴화된 SiON막을 형성하는 공정과 ; 상기 패턴화된 SiON막을 마스크로 사용하여 노출된 폴리 실리콘막을 필드 산화하여 필드산화막을 형성하는 공정을 포함하는 것이다.
본 발명의 다른 특징에 의하면, 상기의 남아있는 SiON막과 폴리 실리콘막 및 패드 산화막을 제거하는 공정과 ; 상기 노출된 실리콘 기판상에 산화 공정을 통하여 게이트 산화막을 형성하는 공정을 부가하는 것이다.
본 발명의 또 다른 특징에 의하면, 상기 SiON막의 두께를 1500Å 이상으로 형성하는 것을 포함하는 것이다.
첨부된 도면과 함께 본 발명의 상세한 설명을 하면 다음과 같다.
제2도는 본 발명에 의한 소자분리 영역을 형성하는 공정도이다.
제2a도를 참조하면, 실리콘 기판(21)상에 패드 산화막(22)을 증착하고 그 위에 폴리 실리콘막(23)을 적층한 후, 상기 폴리 실리콘막(23)상에 SiON막(24 ; SixOyNz)을 1500Å 정도의 두께로 형성하여 준다.
제2b도에서와 같이, 상기 공정에서 형성된 SiON막(24)상에 포토 레지스트막(25)을 형성하고, 소정 패턴에 맞게 패터닝을 한다음 건식식각 공정을 통하여 포토 레지스트막(25)을 식각하고 상기 포토 레지스트막을 마스크로 하여 하부에 형성된 SiON막(24)을 선택적으로 식각하여 제거해준다.
제2c도에서와 같이, 상기 포토 레지스트막(25)이 제거된 후, 소자 분리 영역인 필드 산화막(26)을 형성하기 위하여 필드 산화 시켜주면, 노출된 폴리 실리콘막(23)과 그 하부의 패드 산화막(22)간의 계면(界面)의 일부에서, 소자 형성영역 방향으로 산화가 발생함에 따라 생기는 새의 부리 모양의 홈이 현저하게 제거된 것을 알 수 있다.
여기서, 반사율이 1.70에서 1.85를 가진 SiON막(24) 필름은 SixOyNz의 분자 구조를 이루며 6.2×109dyne/㎠의 낮은 신장 스트레스를 가지고 있어서 두께 1900Å이상을 도포하여도 스트레스에 의하여 활서영역의 누설 문제가 발생되지 않으면서 포토 리소그래피 공정에서도 스탠딩 웨이브(Standing Wave)에 의한 포토 레지스트이 테일이 발생하지 않게 하여준다.
이어서, 남아있는 SiON막, 폴리 실리콘막을 제2d도에서와 같이 차례로 이방성 식각을 이용하여 제거한다.
마지막으로, 통상적인 산화 공정을 거쳐서 게이트 산화막(27)을 형성하여 주면 제2e도에서와 같이 된다.
상기 공정의 후속의 공정인 필드 도핑 공정은 본 발명에 따르면, 포토 리소그래피 공정시 스탠딩 웨이브(Standing Wave)에 의한 테일의 발생하지 않게하여 주므로써 새의부리 모양의 홈을 최소화하여 고집적 반도체장치의 활성영역을 크게 확보할 수가 있게 된다.

Claims (3)

  1. 실리콘 기판(21)상에 패드 산화막(22), 폴리 실리콘막(23) 및, 마스크층(24)을 차례로 형성하고, 상기 마스크층(24) 상에 소정 패턴의 포토 레지스트막(25)을 형성하여 필드영역과 활성영역을 정의하며, 상기 소정 패턴의 포토 레지스트막(25)을 마스크로 이용하여 마스크층(24)을 선택적으로 식각하여 패턴화된 마스크층(24)을 형성하고, 상기 포토 레지스트막(25)의 제거 후, 상기 패턴화된 마스크층(24)을 마스크로 사용하여 노출된 폴리 실리콘막(23)을 산화하여 필드산화막을 형성하는 공정을 포함하는 반도체장치의 소자분리 영역의 형성방법에 있어서, 상기 마스크층(24)은 SiON막 (SixOyNz; 24)으로 형성되어 있는 것을 특징으로 하는 소자분리 영역의 형성방법.
  2. 제1항에 있어서, 남아있는 SiON막(24)과 폴리 실리콘막(23) 및 패드 산화막(22)을 제거하는 공정과, 상기 노출된 실리콘 기판(21)상에 산화 공정을 통하여 게이트 산화막을 형성하는 공정을 부가하는 것을 특징으로 하는 반도체장치의 소자분리 영역의 형성방법.
  3. 제1항에 있어서, 상기 SiON막의 두께를 1500Å이상으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법.
KR1019950036190A 1995-10-19 1995-10-19 반도체장치의 소자분리 영역의 형성방법 KR100196422B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950036190A KR100196422B1 (ko) 1995-10-19 1995-10-19 반도체장치의 소자분리 영역의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950036190A KR100196422B1 (ko) 1995-10-19 1995-10-19 반도체장치의 소자분리 영역의 형성방법

Publications (2)

Publication Number Publication Date
KR970023987A KR970023987A (ko) 1997-05-30
KR100196422B1 true KR100196422B1 (ko) 1999-06-15

Family

ID=19430698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950036190A KR100196422B1 (ko) 1995-10-19 1995-10-19 반도체장치의 소자분리 영역의 형성방법

Country Status (1)

Country Link
KR (1) KR100196422B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479172B1 (ko) * 1997-05-22 2005-07-12 삼성전자주식회사 선택적다결정실리콘산화법을이용한필드산화막형성방법

Also Published As

Publication number Publication date
KR970023987A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US5512509A (en) Method for forming an isolation layer in a semiconductor device
US5397732A (en) PBLOCOS with sandwiched thin silicon nitride layer
KR100218872B1 (ko) 반도체 장치의 제조방법
KR100196422B1 (ko) 반도체장치의 소자분리 영역의 형성방법
KR100289660B1 (ko) 반도체 소자의 트렌치 형성방법
JPH07211710A (ja) 半導体デバイスの素子分離膜の形成方法
KR100439107B1 (ko) 반도체소자의 소자분리막 형성방법
KR100245075B1 (ko) 반도체소자의 소자격리 산화막 형성방법
KR0176198B1 (ko) 반도체 장치의 소자분리막 형성방법
KR100232883B1 (ko) 소자격리 산화막 형성방법
KR100422960B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100297098B1 (ko) 반도체소자의필드산화막형상방법
KR0166835B1 (ko) 반도체 소자 격리형성 방법
KR950012543B1 (ko) 반도체 소자의 필드 산화막 형성 방법
KR940009578B1 (ko) 반도체 장치 및 그 제조방법
KR100335776B1 (ko) 반도체소자의필드산화막형성방법
KR100219540B1 (ko) 반도체장치의 소자분리방법 및 이에 사용하는 마스크
KR0146526B1 (ko) 반도체 소자의 소자분리막 형성방법
KR940003219B1 (ko) 반도체 메모리장치의 소자분리방법
KR970000649B1 (ko) 반도체 장치의 필드 산화막 형성방법
KR100216262B1 (ko) 반도체장치의 소자분리방법
KR100193887B1 (ko) 산화 저지층 구조 및 이를 이용한 필드 산화막 형성방법
KR0151607B1 (ko) 반도체 소자의 필드산화막 형성방법
KR20000065984A (ko) 반도체 장치의 트렌치 소자분리 방법
KR19990016026A (ko) 소자분리막 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee