KR970030329A - 반도체장치의 패드폴리 형성방법 - Google Patents

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Abstract

반도체장치의 제조공정중 패드폴리(Pad Poly) 형성방법이 포함되어 있다. 본 방법은 실리콘기판의 전면에 게이트산화막, 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계, 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계, 상기 결과물의 전면에 제2산화막을 형성하는 단계, 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계, 상기 결과물 상부에, 패트폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴을 형성하는 단계, 상기 결과물의 전면에 제3산화막을 형성하는 단계, 상기 결과물 상부에, 상기 패드폴리 패턴이 형성될 영역을 노출하는 제2포토레지스트 패턴을 상기 제1포토레지스트 패턴과 겹치도록 형성하는 단계, 상기 제1포토레지스트 패턴 상부의 노출된 상기 제3산화막을 제거하는 단계, 상기 제1포토레지스트 패턴 및 제2포토레지스트 패턴을 제거하는 단계, 상기 결과물의 노출된 게이트산화막을 제거하여 상기 실리콘기판을 노출시키는 단계, 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계를 포함한다. 따라서 본 발명에 의한 패드폴리 형성방법은, 종래기술에 비해 제조공정이 단순하고, 또한 메모리 셀 부분과 주변회로 부분이 겹치는 부위의 단차를 줄일 수 있다.

Description

반도체장치의 패드폴리 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도 내지 제14도는 본 발명의 제1실시예에 의한 패드폴리 형성방벙을 나타내는 도면이다.
제15도 내지 제20도는 본 발명의 제2실시예에 의한 패드폴리 형성방법을 나타내는 도면이다.

Claims (20)

  1. 반도체장치의 패드폴리 형성방법에 있어서, 실리콘기판의 전면에 게이트산화막(Gate Oxide), 게이트라인(Gate Line) 형성층, 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계; 상기 결과물 상부에, 패트폴리 패턴이 형성될 영역을 덮는 제1포토레지스트 패턴을 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물 상부에, 상기 패드폴리 패턴이 형성될 영역을 노출하는 제2포토레지스트 패턴을 상기 제1포토레지스트 패턴과 겹치도록 형성하는 단계; 상기 제1포토레지스트 패턴 상부의 노출된 상기 제3산화막을 제거하는 단계; 상기 제1포토레지스트 패턴 및 제2포토레지스트 패턴을 제거하는 단계; 상기 결과물의 노출된 게이트산화막을 제거하여 상기 실리콘기판을 노출시키는 단계; 상기 노출된 실리콘기판에 패드폴리 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  2. 제1항에 있어서, 상기 제1산화막 및 제2산화막이 HTO(High Temperature Oxide)로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  3. 제1항에 있어서, 상기 제3산화막이 PE-SiH4로 이루어 지는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  4. 제1항에 있어서, 상기 제3산화막 두께가 1000Å 정도로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  5. 제1항에 있어서, 상기 제1포토레지스트 패턴의 두께를 1um 이상으로 형성함으로써, 상기 게이트라인 패턴위의 단차를 6000Å 이상으로 유지하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  6. 제1항에 있어서, 상기 제2포토레지스트 패턴은 상기 제1포토레지스트 패턴과 겹치도록 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  7. 제1항에 있어서, 상기 제3산화막을 습식식각법에 의해 제거하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  8. 제1항에 있어서, 상기 패드폴리 패턴을 폴리실리콘층을 형성하고 상기 폴리실리콘층을 사진 및 식각공정으로 패터닝하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  9. 제1항에 있어서, 상기 패드폴리 패턴은 노출된 상기 실리콘기판을 시드(Seed)로 하여 선택적 에피성장(Selective Epi Growth)방법으로 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  10. 제1항에 있어서, 상기 패드폴리 패턴은 노출된 상기 실리콘기판을 시드(Seed)로 하여 선택적 에피성장후 사진 및 식각공정으로 패터닝하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  11. 제1항에 있어서, 상기 제2포토레지스트 패턴이 상기 제3산화막 형성후 전면에 포토레지스트를 형성하고 상기 제1포토레지스트 패턴 상부의 상기 제3산화막이 노출될 때까지 에치백(Etchback)하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  12. 반도체장치의 패드폴리 형성방법에 있어서, 실리콘기판의 전면에 게이트산화막(Gate Oxide), 게이트라인(Gate Line) 형성층 및 게이트라인 캐핑층(Capping Layer)인 제1산화막을 순차적으로 형성하는 단계; 상기 제1산화막 및 게이트라인 형성층을 식각하여, 제1산화막 패턴 및 게이트라인 패턴을 형성하는 단계; 상기 결과물의 전면에 제2산화막을 형성하는 단계; 상기 제2산화막을 스페이서 식각하여 상기 게이트라인 패턴 측벽에 스페이서를 형성하는 단계; 상기 결과물의 전면에 제3산화막을 형성하는 단계; 상기 결과물의 전면에 질화막을 형성하는 단계; 상기 결과물 상부에 패드폴리 패턴이 형성될 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스킹으로 해 상기 질화막을 식각하는 단계; 상기 포토레지스트 패턴을 마스킹으로 해 상기 제3산화막을 식각하여 상기 실리콘기판을 노출시키는 단계; 상기 포토레지스 패턴을 제거하는 단계; 상기 노출된 실리콘기판에 패드폴이 패턴을 형성하는 단계; 상기 질화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  13. 제12항에 있어서, 상기 제1산화막 및 제2산화막이 HTO(High Temperature Oxide)로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  14. 제12항에 있어서, 상기 제3산화막은 산화분위기에서 노출된 실리콘 영역을 열산화하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  15. 제12항에 있어서, 상기 제3산화막은 70Å의 두께로 형성되는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  16. 제12항에 있어서, 상기 질화막을 습식식각하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  17. 제12항에 있어서, 상기 제3산화막을 건식식각하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  18. 제12항에 있어서, 상기 패드폴리 패턴은 폴리실리콘층을 형성하고 상기 폴리실리콘층을 사진 및 식각공정으로 패터닝하여 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  19. 제12항에 있어서, 상기 패드폴리 패턴은 노출된 상기 반도체기판을 시드(Seed)로 하여 선택적 에피성장(Selective Epi Growth)방법으로 형성하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
  20. 제2항에 있어서, 상기 패드폴리 패턴은 노출된 상기 반도체기판을 시드(Seed)로 하여 선택적으로 에피성장후 사진 및 식각공정으로 패터닝하는 것을 특징으로 하는 반도체장치의 패드폴리 형성방법.
    (Gate Oxide)(Gate ine)(Capping Layer)
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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