KR970053452A - 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000002955 isolation Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract 11
- 239000004020 conductor Substances 0.000 claims abstract 10
- 238000005530 etching Methods 0.000 claims abstract 6
- 238000000206 photolithography Methods 0.000 claims abstract 4
- 239000000758 substrate Substances 0.000 claims abstract 3
- 238000005229 chemical vapour deposition Methods 0.000 claims 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims 2
- 239000002131 composite material Substances 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
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Abstract
신규한 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조가 개시되어 있다. 반도체기판 상에 에피택시얼 반도체층을 성장시킨 후, 그 위에 제1마스크층을 형성하고, 사진식각 공정으로 제1마스크층을 패터닝한다. 패터닝된 제1마스크층을 이용하여 에피택시얼 반도체층을 제1깊이로 식각함으로써 트렌치를 형성한다. 트렌치의 내부를 도전체로 매립시킨 후, 제1마스크층을 제거한다. 결과물 상에 제2마스크층을 형성하고 사진식각 공정으로 제2마스크층을 패터닝한다. 패터닝된 제2마스크층을 이용하여 트렌치를 포함한 에피택시얼 반도체층을 제1깊이보다 얕은 제2깊이로 리세스드 식각한다. 리세스드 식각된 에피택시얼 반도체층을 산화시켜서 리세스드 산화막을 형성한 후, 제2마스크층을 제거한다. 트렌치의 측벽반전을 방지하면서 래치업 특성 및 평탄도를 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2h도는 본 발명에 의한 반도체장치의 소자분리방법을 설명하기 위한 수직 단면도들.
Claims (11)
- 반도체기판 상에 에피택시얼 반도체층을 성장시키는 단계; 상기 에피택시얼 반도체층 상에 제1마스크층을 형성하고, 사진식각 공정으로 상기 제1마스크층을 패터닝하는 단계; 상기 패터닝된 제1마스크층을 이용하여 상기 에피택시얼 반도체층을 제1깊이로 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치의 내부를 도전체로 매립시키는 단계; 상기 제1마스크층을 제거하는 단계; 상기 결과물 상에 제2마스크층을 형성하고, 사진식각 공정으로 상기 제2마스크층을 패터닝하는 단계; 상기 패터닝된 제2마스크층을 이용하여 상기 트렌치를 포함한 에피택시얼 반도체층을 상기 제1깊이보다 얕은 제2깊이로 리세스드 식각하는 단계; 상기 리세스드 식각된 에피택시얼 반도체층을 산화시켜서 리세스드 산화막을 형성하는 단계; 및 상기 제2마스크층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 제1마스크층은 열적 산화막, 실리콘질화막 및 화학기상증착 산화막이 차례로 적층되어 형성된 복합층으로 이루어진 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제2항에 있어서, 상기 화학기상증착 산화막은 상기 트렌치의 내부를 도전체를 매립하는 단계 전에 제거하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 트렌치의 내부를 도전체로 매립시키는 단계는, 이온주입 공정으로 상기 트렌치 하부의 에피택시얼 반도체층에 채널 스토퍼층을 형성하는 단계; 상기 트렌치의 측벽 상에 산화막을 성장시키는 단계; 상기 트렌치의 내부를 매립하도록 결과물 전면에 도전체를 침적하는 단계; 및 상기 도전체를 식각하여 상기 트렌치의 내부에만 상기 도전체를 남기는 단계로 이루어진 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 도전체는 불순물이 도우프되지 않은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 제2마스크층은 열적 산화막, 실리콘질화막 및 화학기상증착 산화막이 차례로 적층되어 형성된 복합층으로 이루어진 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 화학기상증착 산화막은 상기 리세스드 산화막을 형성하는 단계 전에 제거하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 트렌치를 포함한 에피택시얼 반도체층을 리세스드 식각하는 단계는 습식 등방성 식각방법으로 이루어지는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 반도체기판 상에 형성된 에피택시얼 반도체층; 상기 에피택시얼 반도체층에 제1깊이로 형성된 트렌치; 상기 트렌치의 내부를 매립하는 도전체; 상기 트렌치를 포함한 에피택시얼 반도체층에 상기 제1깊이보다 얕은 제2깊이로 형성된 리세스부; 및 상기 리세스부 상에 형성된 리세스드 산화막을 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조.
- 제9항에 있어서, 상기 트렌치의 측벽과 도전체 상에 형성된 산화막을 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조.
- 제9항에 있어서, 상기 트렌치 하부의 에피택시얼 반도체층에 형성된 채널 스토퍼층을 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061311A KR0170212B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061311A KR0170212B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053452A true KR970053452A (ko) | 1997-07-31 |
| KR0170212B1 KR0170212B1 (ko) | 1999-03-30 |
Family
ID=19445860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950061311A KR0170212B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0170212B1 (ko) |
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1995
- 1995-12-28 KR KR1019950061311A patent/KR0170212B1/ko not_active IP Right Cessation
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| KR0170212B1 (ko) | 1999-03-30 |
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