JP2886126B2 - 半導体素子の素子隔離方法 - Google Patents
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-
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-
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体ＣＭＯＳ素
子の素子隔離（Isolation ）方法に係り、特に、ウェル
内の隔離膜とウェル間の隔離膜とを相互異なるように構
成するが、それらを一貫した工程により相互両立（comp
atable）するように形成し、０．５μｍ以下のデザイン
ルール（design rule ）を必要とする素子におけるラッ
チアップ（latch up）の特性を向上させた半導体素子の
素子隔離方法に関するものである。
子の素子隔離（Isolation ）方法に係り、特に、ウェル
内の隔離膜とウェル間の隔離膜とを相互異なるように構
成するが、それらを一貫した工程により相互両立（comp
atable）するように形成し、０．５μｍ以下のデザイン
ルール（design rule ）を必要とする素子におけるラッ
チアップ（latch up）の特性を向上させた半導体素子の
素子隔離方法に関するものである。
【０００２】
【従来の技術】従来半導体素子においては、図３に示す
ように、ＬＯＣＯＳ（Local Oxidation of Silicon）の
端子素子間の隔離方法によりてウェル内部およびウェル
間に隔離膜を形成して素子を分離し、このように製造さ
れた半導体素子は、ｎチャネル電界効果トランジスタ
（以下、ＦＥＴと称する）のソース／ドレインのｎ+ 接
合、ｐ型ウェル、およびｎ型ウェルから構成されたｎｐ
ｎバイポーラトランジスタの電流利得（current gai
n）を低くするため、各ｐ型ウェルまたはｎ型ウェルの
ＭＯＳ ＦＥＴの距離を充分に確保し、基板の濃度を高
めてラッチアップの発生を抑制していた。
ように、ＬＯＣＯＳ（Local Oxidation of Silicon）の
端子素子間の隔離方法によりてウェル内部およびウェル
間に隔離膜を形成して素子を分離し、このように製造さ
れた半導体素子は、ｎチャネル電界効果トランジスタ
（以下、ＦＥＴと称する）のソース／ドレインのｎ+ 接
合、ｐ型ウェル、およびｎ型ウェルから構成されたｎｐ
ｎバイポーラトランジスタの電流利得（current gai
n）を低くするため、各ｐ型ウェルまたはｎ型ウェルの
ＭＯＳ ＦＥＴの距離を充分に確保し、基板の濃度を高
めてラッチアップの発生を抑制していた。
【０００３】しかし、半導体ＣＭＯＳ素子の集積度が高
くなるに従い、素子のディメンションスケール（dimens
ion scale ）は０．５μｍ以下のデザインルールを必要
とし、素子の効率的な集積化の側面を考慮すると、前述
の方式にてはラッチアップの発生を抑制することができ
なかった。
くなるに従い、素子のディメンションスケール（dimens
ion scale ）は０．５μｍ以下のデザインルールを必要
とし、素子の効率的な集積化の側面を考慮すると、前述
の方式にてはラッチアップの発生を抑制することができ
なかった。
【０００４】それで、ウェル間の素子隔離を深い溝（de
ep trench ）の素子隔離方法により解決しようとする研
究が行われ、その代表的な例として、米国特許第4,766,
090号（American Telephone and Telegraph CO ）に記
載され、その後、深いサブマイクロン（deep submicro
n ）の包含された集積素子におけるウェル間の深い溝素
子隔離技術の最適化研究として、１９９３年ＩＥＤＭ
に、Motorala CO. のpercy V.Gilbert 氏の”latch-
up performance of a sub-0.5 Micron inter-well deep
trench technology”が記載されている。前記米国特許
第4,766,090 号の技術は、先ず、ｎ型ウェルとｐ型ウェ
ルとの境界で基板に溝を形成し、該溝の側壁に熱酸化膜
を成長させた後、最終的にポリシリコンまたは非晶質シ
リコンを溝内部に充填（filling ）して、インターウェ
ル（inter well）溝素子隔離技術を完成し、以後、イ
ンナーウェル（inner well）での素子間の隔離膜形成
は、一般の素子隔離方式により行うようになっている。
ep trench ）の素子隔離方法により解決しようとする研
究が行われ、その代表的な例として、米国特許第4,766,
090号（American Telephone and Telegraph CO ）に記
載され、その後、深いサブマイクロン（deep submicro
n ）の包含された集積素子におけるウェル間の深い溝素
子隔離技術の最適化研究として、１９９３年ＩＥＤＭ
に、Motorala CO. のpercy V.Gilbert 氏の”latch-
up performance of a sub-0.5 Micron inter-well deep
trench technology”が記載されている。前記米国特許
第4,766,090 号の技術は、先ず、ｎ型ウェルとｐ型ウェ
ルとの境界で基板に溝を形成し、該溝の側壁に熱酸化膜
を成長させた後、最終的にポリシリコンまたは非晶質シ
リコンを溝内部に充填（filling ）して、インターウェ
ル（inter well）溝素子隔離技術を完成し、以後、イ
ンナーウェル（inner well）での素子間の隔離膜形成
は、一般の素子隔離方式により行うようになっている。
【０００５】且つ、前記percy V.Gilbert 氏の１９９
３年に発表した技術は、図４に示したように、先ず、基
板上にｎ型ウェルおよびｐ型ウェルを形成し、それらウ
ェル内でＰＢＬ（poly silicon-buffer LOCOS ）素子隔
離方法にて素子隔離工程を施した後ＣＶＤ酸化膜を蒸着
した後、ウェル間の境界面（boundry ）に溝を形成する
ため前記ＣＶＤ酸化膜を所定パターンに食刻し、該パタ
ーニングされたＣＶＤ酸化膜を、図４（Ａ）に示したよ
うに、マスクを用いて溝を４．０−５．０μｍの深さに
形成する。
３年に発表した技術は、図４に示したように、先ず、基
板上にｎ型ウェルおよびｐ型ウェルを形成し、それらウ
ェル内でＰＢＬ（poly silicon-buffer LOCOS ）素子隔
離方法にて素子隔離工程を施した後ＣＶＤ酸化膜を蒸着
した後、ウェル間の境界面（boundry ）に溝を形成する
ため前記ＣＶＤ酸化膜を所定パターンに食刻し、該パタ
ーニングされたＣＶＤ酸化膜を、図４（Ａ）に示したよ
うに、マスクを用いて溝を４．０−５．０μｍの深さに
形成する。
【０００６】次いで、前記溝内部を奇麗にするため、シ
リコン湿式食刻または犠牲性酸化（sacrifical oxidati
on）方法により清浄し、溝ライナーに熱酸化膜を成長さ
せ、溝にオゾンＴＥＯＳを充填して図４（Ｂ）に示した
パターンを形成した後、図４（Ｃ）に示すように、エッ
チバックして、ウェル内の素子隔離およびラッチアップ
抑制のためのウェル間の素子隔離工程を施していた。
リコン湿式食刻または犠牲性酸化（sacrifical oxidati
on）方法により清浄し、溝ライナーに熱酸化膜を成長さ
せ、溝にオゾンＴＥＯＳを充填して図４（Ｂ）に示した
パターンを形成した後、図４（Ｃ）に示すように、エッ
チバックして、ウェル内の素子隔離およびラッチアップ
抑制のためのウェル間の素子隔離工程を施していた。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来半導体素子の素子隔離方法においては、ウェル間の素
子隔離工程およびウェル内の素子隔離工程を施すとき、
一つの工程にてはラッチアップの問題を解決し得ず、二
つの工程を夫々施して個別的に素子隔離を行うようにな
っているため、次のような不都合な点があった。
来半導体素子の素子隔離方法においては、ウェル間の素
子隔離工程およびウェル内の素子隔離工程を施すとき、
一つの工程にてはラッチアップの問題を解決し得ず、二
つの工程を夫々施して個別的に素子隔離を行うようにな
っているため、次のような不都合な点があった。
【０００８】即ち、ウェル内の素子隔離工程は一般の素
子隔離法を用い、ウェル間の素子隔離工程は深い溝形成
法を用いるため、ウェル内の素子隔離工程とウェル間の
素子隔離工程とが二元化されて極めて煩雑であり、重畳
した工程により製品の製造時間（turn around time）
が長くなって、製品の生産収率（yield ）が低下し、原
価が上昇するという問題点があった。
子隔離法を用い、ウェル間の素子隔離工程は深い溝形成
法を用いるため、ウェル内の素子隔離工程とウェル間の
素子隔離工程とが二元化されて極めて煩雑であり、重畳
した工程により製品の製造時間（turn around time）
が長くなって、製品の生産収率（yield ）が低下し、原
価が上昇するという問題点があった。
【０００９】そこで、本発明の目的は、ウェル間の溝素
子隔離工程とウェル内の素子隔離工程とを相互連関した
同様な工程により行って工程を簡単化し、製品の生産収
率を向上し、原価を低廉にし得る半導体素子の素子隔離
方法を提供しようとするものである。
子隔離工程とウェル内の素子隔離工程とを相互連関した
同様な工程により行って工程を簡単化し、製品の生産収
率を向上し、原価を低廉にし得る半導体素子の素子隔離
方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】請求項１の発明による半
導体素子の素子隔離方法は、ｎ型ウェル領域およびｐ型
ウェル領域の形成された基板のウェル境界面に溝を形成
する工程と、該溝の形成された基板の全面に熱酸化膜、
シリコン膜、および窒化膜を順次形成する工程と、該溝
上部に形成されているフィールド領域の窒化膜を選択的
に除去する工程と、該フィールド領域に熱酸化により隔
離膜を成長させる工程と、を順次行ない、フィールド領
域の窒化膜を除去する工程後に、該窒化膜をマスクとし
てフィールド領域のシリコン膜を除去する工程が追加し
て行なわれる。
導体素子の素子隔離方法は、ｎ型ウェル領域およびｐ型
ウェル領域の形成された基板のウェル境界面に溝を形成
する工程と、該溝の形成された基板の全面に熱酸化膜、
シリコン膜、および窒化膜を順次形成する工程と、該溝
上部に形成されているフィールド領域の窒化膜を選択的
に除去する工程と、該フィールド領域に熱酸化により隔
離膜を成長させる工程と、を順次行ない、フィールド領
域の窒化膜を除去する工程後に、該窒化膜をマスクとし
てフィールド領域のシリコン膜を除去する工程が追加し
て行なわれる。
【００１１】請求項２の発明による半導体素子の素子隔
離方法は、請求項１の発明の構成において、シリコン膜
は、多結晶シリコンおよび非晶質シリコン中何れか一つ
にて形成される。
離方法は、請求項１の発明の構成において、シリコン膜
は、多結晶シリコンおよび非晶質シリコン中何れか一つ
にて形成される。
【００１２】請求項３の発明による半導体素子の素子隔
離方法は、請求項１の発明の構成において、溝の形成工
程後に、該溝の底面にチャネルストップイオンドーピン
グのためイオン注入工程を追加して行なう。
離方法は、請求項１の発明の構成において、溝の形成工
程後に、該溝の底面にチャネルストップイオンドーピン
グのためイオン注入工程を追加して行なう。
【００１３】請求項４の発明による半導体素子の素子隔
離方法は、請求項１の発明の構成において、フィールド
領域のシリコン膜の除去時、エッチバックにより溝（ト
レンチ）側壁熱酸化膜にシリコン膜の側壁スペーサが形
成される。
離方法は、請求項１の発明の構成において、フィールド
領域のシリコン膜の除去時、エッチバックにより溝（ト
レンチ）側壁熱酸化膜にシリコン膜の側壁スペーサが形
成される。
【００１４】請求項５の発明による半導体素子の素子隔
離方法は、ｎ型ウェル領域およびｐ型ウェル領域の形成
された半導体基板のウェル境界面に溝を形成する工程
と、該溝の形成された基板の全面に熱酸化膜および窒化
膜を順次形成する工程と、該溝 上部に形成されているフ
ィールド領域の窒化膜を選択的に除去する工程と、該フ
ィールド領域に１次熱酸化を施し隔離膜を成長させる工
程と、基板上全面にシリコン膜を蒸着した後エッチバッ
クする工程と、フィールド領域に２次熱酸化を施し隔離
膜を成長させる工程と、を順次行って形成される。
離方法は、ｎ型ウェル領域およびｐ型ウェル領域の形成
された半導体基板のウェル境界面に溝を形成する工程
と、該溝の形成された基板の全面に熱酸化膜および窒化
膜を順次形成する工程と、該溝 上部に形成されているフ
ィールド領域の窒化膜を選択的に除去する工程と、該フ
ィールド領域に１次熱酸化を施し隔離膜を成長させる工
程と、基板上全面にシリコン膜を蒸着した後エッチバッ
クする工程と、フィールド領域に２次熱酸化を施し隔離
膜を成長させる工程と、を順次行って形成される。
【００１５】請求項６の発明による半導体素子の素子隔
離方法は、請求項５の発明の構成において、シリコン膜
は、多結晶シリコンおよび非晶質シリコン中何れか一つ
にて形成される。
離方法は、請求項５の発明の構成において、シリコン膜
は、多結晶シリコンおよび非晶質シリコン中何れか一つ
にて形成される。
【００１６】請求項７の発明による半導体素子の素子隔
離方法は、請求項５の発明の構成において、溝形成工程
後および１次熱酸化を施す工程中の何れか一つの工程
で、該溝の底面にチャネルストップイオンドーピングの
ためのイオン注入工程を追加して行なう。
離方法は、請求項５の発明の構成において、溝形成工程
後および１次熱酸化を施す工程中の何れか一つの工程
で、該溝の底面にチャネルストップイオンドーピングの
ためのイオン注入工程を追加して行なう。
【００１７】請求項８の発明による半導体素子の素子隔
離方法は、請求項５の発明の構成において、フィールド
領域の窒化膜除去工程で、溝の底面領域の窒化膜も同時
に除去される。
離方法は、請求項５の発明の構成において、フィールド
領域の窒化膜除去工程で、溝の底面領域の窒化膜も同時
に除去される。
【００１８】請求項９の発明による半導体素子の素子隔
離方法は、ｎ型ウェル領域およびｐ型ウェル領域の形成
された半導体基板のウェル境界面に溝を形成する工程
と、該溝の形成された基板の全面に熱酸化膜および窒化
膜を順次形成する工程と、該溝上部に形成されているフ
ィールド領域の窒化膜を選択的に除去する工程と、該フ
ィールド領域に熱酸化により隔離膜を成長させる工程
と、絶縁膜を蒸着した後エッチバックする工程と、を順
次行なう。
離方法は、ｎ型ウェル領域およびｐ型ウェル領域の形成
された半導体基板のウェル境界面に溝を形成する工程
と、該溝の形成された基板の全面に熱酸化膜および窒化
膜を順次形成する工程と、該溝上部に形成されているフ
ィールド領域の窒化膜を選択的に除去する工程と、該フ
ィールド領域に熱酸化により隔離膜を成長させる工程
と、絶縁膜を蒸着した後エッチバックする工程と、を順
次行なう。
【００１９】請求項１０の発明による半導体素子の素子
隔離方法は、請求項９の発明の構成において、溝の形成
工程後に、該溝の底面にチャネルストップイオンドーピ
ングのためのイオン注入工程を追加して行なう。
隔離方法は、請求項９の発明の構成において、溝の形成
工程後に、該溝の底面にチャネルストップイオンドーピ
ングのためのイオン注入工程を追加して行なう。
【００２０】請求項１１の発明による半導体素子の素子
隔離方法は、請求項９の発明の構成において、フィール
ド領域の窒化膜の除去工程で、溝の底面領域の窒化膜も
同時に除去される。
隔離方法は、請求項９の発明の構成において、フィール
ド領域の窒化膜の除去工程で、溝の底面領域の窒化膜も
同時に除去される。
【００２１】
【発明の実施の形態】以下、本発明に係る半導体素子の
素子隔離方法の実施の形態に対し説明する。
素子隔離方法の実施の形態に対し説明する。
【００２２】本発明の第１実施形態においては、図１
（Ａ）に示すように、ｐ型シリコン基板１０内にｎ型ウ
ェル１２およびｐ型ウェル１４を形成した後、それらｎ
型ウェルおよびｐ型ウェル上にＣＶＤ絶縁膜１６を１０
００Åの厚さに形成する。
（Ａ）に示すように、ｐ型シリコン基板１０内にｎ型ウ
ェル１２およびｐ型ウェル１４を形成した後、それらｎ
型ウェルおよびｐ型ウェル上にＣＶＤ絶縁膜１６を１０
００Åの厚さに形成する。
【００２３】次いで、図１（Ｂ）に示すように、それら
ｎ型ウェル１２およびｐ型ウェル１４の境界領域に溝を
形成するため、前記ＣＶＤ絶縁膜１６上に写真食刻法に
より感光膜１８を形成し、これをマスクとし前記ＣＶＤ
絶縁膜１６を反応性イオン食刻法（reactive ion etchi
ng：以下、ＲＩＥと称する）により基板が露出されるま
で食刻する。
ｎ型ウェル１２およびｐ型ウェル１４の境界領域に溝を
形成するため、前記ＣＶＤ絶縁膜１６上に写真食刻法に
より感光膜１８を形成し、これをマスクとし前記ＣＶＤ
絶縁膜１６を反応性イオン食刻法（reactive ion etchi
ng：以下、ＲＩＥと称する）により基板が露出されるま
で食刻する。
【００２４】その後、図１（Ｃ）に示すように、前記感
光膜１８を除去し、ＣＶＤ絶縁膜をマスクとしＨＢｒ／
Ｃｌ2 を用いたＲＩＥ法により、それらウェル境界領域
の基板を食刻して４．０−５．０μｍ深さの溝を形成し
た後、チャネルストップイオン（channel stop ion
）のＢＦ2 + を５．０×１０13ion/cm2 、４０ｋｅＶ
の条件下でイオン注入する。
光膜１８を除去し、ＣＶＤ絶縁膜をマスクとしＨＢｒ／
Ｃｌ2 を用いたＲＩＥ法により、それらウェル境界領域
の基板を食刻して４．０−５．０μｍ深さの溝を形成し
た後、チャネルストップイオン（channel stop ion
）のＢＦ2 + を５．０×１０13ion/cm2 、４０ｋｅＶ
の条件下でイオン注入する。
【００２５】このとき、前記感光膜パターン１８を除去
する理由は、深い溝を食刻する際、ポリマー形成による
食刻均一性（etching uniformity）の不良問題を解決
するためである。
する理由は、深い溝を食刻する際、ポリマー形成による
食刻均一性（etching uniformity）の不良問題を解決
するためである。
【００２６】次いで、前記溝をＣＦ4 ／Ｏ2 を用いて低
エネルギー化学乾式食刻（low energy chemical dry et
ching ）法により露光食刻（light etching ）し、薄い
ＨＦ液に浸して洗浄する。この時、表面のＣＶＤ酸化膜
１６が除去される。
エネルギー化学乾式食刻（low energy chemical dry et
ching ）法により露光食刻（light etching ）し、薄い
ＨＦ液に浸して洗浄する。この時、表面のＣＶＤ酸化膜
１６が除去される。
【００２７】次いで、９００℃で乾式酸化（dry Ｏ2 ）
法により溝の形成された基板の全面に１５００Å厚さの
熱酸化膜２０を成長させ、低圧化学気相蒸着（low pres
surechemical vapor deposition：以下、ＬＰＣＶＤと
称する）法により前記熱酸化膜２０上にポリシリコンま
たは非晶質シリコン２２にてなるシリコン膜を１０００
Åの厚さに蒸着した後、図１（Ｄ）に示すようなパター
ンを形成する。このとき、溝内部にはポリシリコン２２
が充填される。
法により溝の形成された基板の全面に１５００Å厚さの
熱酸化膜２０を成長させ、低圧化学気相蒸着（low pres
surechemical vapor deposition：以下、ＬＰＣＶＤと
称する）法により前記熱酸化膜２０上にポリシリコンま
たは非晶質シリコン２２にてなるシリコン膜を１０００
Åの厚さに蒸着した後、図１（Ｄ）に示すようなパター
ンを形成する。このとき、溝内部にはポリシリコン２２
が充填される。
【００２８】その後、図１（Ｅ）に示すように、前記ポ
リシリコン２２上にＬＰＣＶＤ法によりシリコン窒化膜
２４を１４００Åの厚さに蒸着し、写真食刻法を施して
アクチブ領域とフィールド領域とを区分した後、素子の
形成されるアクチブ領域にはシリコン窒化膜２４が残り
フィールドの領域には基板上にポリシリコン２２の表面
が露出されるように、前記シリコン窒化膜２４をＣＨＦ
3 ／ＣＦ4 を用いて除去する。
リシリコン２２上にＬＰＣＶＤ法によりシリコン窒化膜
２４を１４００Åの厚さに蒸着し、写真食刻法を施して
アクチブ領域とフィールド領域とを区分した後、素子の
形成されるアクチブ領域にはシリコン窒化膜２４が残り
フィールドの領域には基板上にポリシリコン２２の表面
が露出されるように、前記シリコン窒化膜２４をＣＨＦ
3 ／ＣＦ4 を用いて除去する。
【００２９】以後、図示されていないが、該シリコン窒
化膜２４をマスクとしフィールド領域のポリシリコン２
２を除去する工程を追加施すこともできるし、この場
合、エッチバックを施して溝側壁にポリシリコンからな
る側壁スペーサを形成することもできる。
化膜２４をマスクとしフィールド領域のポリシリコン２
２を除去する工程を追加施すこともできるし、この場
合、エッチバックを施して溝側壁にポリシリコンからな
る側壁スペーサを形成することもできる。
【００３０】次いで、図１（Ｆ）に示すように、１００
０℃、Ｈ2 ／Ｏ2 の雰囲気下で熱酸化（field oxidat
ion ）工程を施してフィールド領域に４０００Å厚さの
隔離膜２６を成長させ、図１（Ｇ）に示すように、前記
シリコン窒化膜２４とポリシリコン２２とを順次除去し
て、本発明の工程を終了する。
０℃、Ｈ2 ／Ｏ2 の雰囲気下で熱酸化（field oxidat
ion ）工程を施してフィールド領域に４０００Å厚さの
隔離膜２６を成長させ、図１（Ｇ）に示すように、前記
シリコン窒化膜２４とポリシリコン２２とを順次除去し
て、本発明の工程を終了する。
【００３１】且つ、本発明に係る半導体素子隔離方法の
第２実施形態として次のように行うこともできる。即
ち、図２（Ａ）−（Ｃ）に示したように、図１（Ａ）−
（Ｃ）に示した前記第１実施形態と同様な工程を施して
基板１０上にトレンチと熱酸化膜２０とを形成し、図２
（Ｄ）に示すように、溝の形成された基板全面に成長さ
れた熱酸化膜２０上にＬＰＣＶＤ法によりシリコン窒化
膜２４を１０００Åの厚さに蒸着し、アクチブ領域とフ
ィールド領域とを区分するため写真食刻法を施して前記
シリコン窒化膜２４上に感光膜１８’を形成した後これ
をマスクとし、図２（Ｅ）に示すようにフィールド領域
のシリコン窒化膜をＣＨＦ3 ／ＣＦ4 ガスを用いたＲＩ
Ｅ法により除去する。
第２実施形態として次のように行うこともできる。即
ち、図２（Ａ）−（Ｃ）に示したように、図１（Ａ）−
（Ｃ）に示した前記第１実施形態と同様な工程を施して
基板１０上にトレンチと熱酸化膜２０とを形成し、図２
（Ｄ）に示すように、溝の形成された基板全面に成長さ
れた熱酸化膜２０上にＬＰＣＶＤ法によりシリコン窒化
膜２４を１０００Åの厚さに蒸着し、アクチブ領域とフ
ィールド領域とを区分するため写真食刻法を施して前記
シリコン窒化膜２４上に感光膜１８’を形成した後これ
をマスクとし、図２（Ｅ）に示すようにフィールド領域
のシリコン窒化膜をＣＨＦ3 ／ＣＦ4 ガスを用いたＲＩ
Ｅ法により除去する。
【００３２】次いで、前記感光膜パターン１８’を除去
し、１０００℃、Ｈ2 ／Ｏ2 の雰囲気下で一次熱酸化工
程を実施し、図２（Ｆ）に示すように、フィールド領域
に２５００Å厚さの隔離膜２６を夫々成長させる。この
時、図２（Ｃ）の工程で施したチャネルストップイオン
のイオン注入工程は、該一次熱酸化工程後に形成された
隔離膜を通って施すこともできる。
し、１０００℃、Ｈ2 ／Ｏ2 の雰囲気下で一次熱酸化工
程を実施し、図２（Ｆ）に示すように、フィールド領域
に２５００Å厚さの隔離膜２６を夫々成長させる。この
時、図２（Ｃ）の工程で施したチャネルストップイオン
のイオン注入工程は、該一次熱酸化工程後に形成された
隔離膜を通って施すこともできる。
【００３３】次いで、図２（Ｇ）に示すように、ＬＰＣ
ＶＤ法により前記基板上のパターン全面にポリシリコン
２２を蒸着し、ＲＩＥ法により該ポリシリコン２２をエ
ッチバックして図２（Ｈ）に示すようなパターンを形成
する。
ＶＤ法により前記基板上のパターン全面にポリシリコン
２２を蒸着し、ＲＩＥ法により該ポリシリコン２２をエ
ッチバックして図２（Ｈ）に示すようなパターンを形成
する。
【００３４】その後、図２（Ｉ）に示すように、１００
０℃、Ｈ2 ／Ｏ2 雰囲気下で隔離膜２６の最終厚さが４
０００Åになるように２次熱酸化工程を施し、図２
（Ｊ）に示すように、前記シリコン窒化膜２４をホット
燐酸Ｈ3 ＰＯ4 に浸して除去し、第２実施形態の素子隔
離方法を終了する。
０℃、Ｈ2 ／Ｏ2 雰囲気下で隔離膜２６の最終厚さが４
０００Åになるように２次熱酸化工程を施し、図２
（Ｊ）に示すように、前記シリコン窒化膜２４をホット
燐酸Ｈ3 ＰＯ4 に浸して除去し、第２実施形態の素子隔
離方法を終了する。
【００３５】また、第３実施形態として、前記第２実施
形態の図２（Ａ）−（Ｅ）工程を施した後、図２（Ｆ）
に示した一次熱酸化工程の時、直ちに４０００Å厚さの
隔離膜を成長させ、溝にＣＶＤ絶縁膜ＳｉＯ2 を充填し
た後エッチバックを施し、本発明に係る半導体素子の素
子隔離方法を終了することもできる。
形態の図２（Ａ）−（Ｅ）工程を施した後、図２（Ｆ）
に示した一次熱酸化工程の時、直ちに４０００Å厚さの
隔離膜を成長させ、溝にＣＶＤ絶縁膜ＳｉＯ2 を充填し
た後エッチバックを施し、本発明に係る半導体素子の素
子隔離方法を終了することもできる。
【００３６】
【発明の効果】以上説明したように本発明に係る半導体
素子の素子隔離方法においては、基板上にＣＶＤ絶縁膜
および感光膜を形成した後深い溝を形成し、該溝および
基板上にシリコン膜および所定パターンのシリコン窒化
膜を形成して、ウェル内の素子隔離およびウェル間の素
子隔離を同様な工程により一挙に行うようになっている
ため、製品の製造時間が短縮され、製品の収率が向上し
て原価が低廉になるという効果がある。
素子の素子隔離方法においては、基板上にＣＶＤ絶縁膜
および感光膜を形成した後深い溝を形成し、該溝および
基板上にシリコン膜および所定パターンのシリコン窒化
膜を形成して、ウェル内の素子隔離およびウェル間の素
子隔離を同様な工程により一挙に行うようになっている
ため、製品の製造時間が短縮され、製品の収率が向上し
て原価が低廉になるという効果がある。
【００３７】且つ、従来のウェル間のラッチアンプ発生
を抑制し、０．５μｍ以下のデザインルールを要求する
高集積素子の製造に適用し得るという効果がある。
を抑制し、０．５μｍ以下のデザインルールを要求する
高集積素子の製造に適用し得るという効果がある。
【図１】（Ａ）−（Ｇ）本発明の第１実施形態に係る半
導体素子の素子隔離方法を示した工程図である。
導体素子の素子隔離方法を示した工程図である。
【図２】（Ａ）−（Ｊ）本発明の第２実施形態に係る半
導体素子の素子隔離方法を示した工程図である。
導体素子の素子隔離方法を示した工程図である。
【図３】従来ＬＯＣＯＳ方式により製造された半導体素
子のウェル内部とウェル間との素子隔離構造を示した断
面図である。
子のウェル内部とウェル間との素子隔離構造を示した断
面図である。
【図４】（Ａ）−（Ｃ）従来ウェル間の溝による素子隔
離方法を示した工程図である。
離方法を示した工程図である。
１０：シリコン基板 １２：ｎ型ウェル １４：ｐ型ウェル １６：ＣＶＤ絶縁膜 １８、１８’：感光膜 ２０：熱酸化膜 ２２：ポリシリコン（非晶質シリコン） ２４：シリコン窒化膜 ２６：隔離膜
Claims (11)
- 【請求項１】 ｎ型ウェル領域およびｐ型ウェル領域の
形成された基板のウェル境界面に溝を形成する工程と、 該溝の形成された基板の全面に熱酸化膜、シリコン膜、
および窒化膜を順次形成する工程と、該溝上部に形成されている フィールド領域の窒化膜を選
択的に除去する工程と、 該フィールド領域に熱酸化により隔離膜を成長させる工
程と、 を順次行い、 前記フィールド領域の窒化膜を除去する工程後に、該窒
化膜をマスクとしフィールド領域のシリコン膜を除去す
る工程が追加して行われる 半導体素子の素子隔離方法。 - 【請求項２】 前記シリコン膜は、多結晶シリコンおよ
び非晶質シリコン中何れか一つにて形成される請求項１
記載の半導体素子の素子隔離方法。 - 【請求項３】 前記溝の形成工程後に、該溝の底面にチ
ャネルストップイオンドーピングのためイオン注入工程
を追加して行う請求項１記載の半導体素子の素子隔離方
法。 - 【請求項４】 前記フィールド領域のシリコン膜の除去
時、エッチバックにより前記溝（トレンチ）側壁熱酸化
膜にシリコン膜の側壁スペーサが形成される請求項１記
載の半導体素子の素子隔離方法。 - 【請求項５】 ｎ型ウェル領域およびｐ型ウェル領域の
形成された半導体基板のウェル境界面に溝を形成する工
程と、 該溝の形成された前記基板の全面に熱酸化膜および窒化
膜を順次形成する工程と、該溝上部に形成されている フィールド領域の窒化膜を選
択的に除去する工程と、 該フィールド領域に１次熱酸化を施し隔離膜を成長させ
る工程と、 基板上全面にシリコン膜を蒸着した後エッチバックする
工程と、 前記フィールド領域に２次熱酸化を施し隔離膜を成長さ
せる工程と、 を順次行って形成される半導体素子の素子隔離方法。 - 【請求項６】 前記シリコン膜は、多結晶シリコンおよ
び非晶質シリコン中何れか一つにて形成される請求項５
記載の半導体素子の素子隔離方法。 - 【請求項７】 前記溝形成工程後および１次熱酸化を施
す工程中の何れか一つの工程で、該溝の底面にチャネル
ストップイオンドーピングのためのイオン注入工程を追
加して行う請求項５記載の半導体素子の素子隔離方法。 - 【請求項８】 前記フィールド領域の窒化膜除去工程
で、溝の底面領域の窒化膜も同時に除去される請求項５
記載の半導体素子の素子隔離方法。 - 【請求項９】 ｎ型ウェル領域およびｐ型ウェル領域の
形成された半導体基板のウェル境界面に溝を形成する工
程と、 該溝の形成された前記基板の全面に熱酸化膜および窒化
膜を順次形成する工程と、該溝上部に形成されている フィールド領域の窒化膜を選
択的に除去する工程と、 該フィールド領域に熱酸化により隔離膜を成長させる工
程と、 絶縁膜を蒸着した後エッチバックする工程と、 を順次行う半導体素子の素子隔離方法。 - 【請求項１０】 前記溝の形成工程後に、該溝の底面に
チャネルストップイオンドーピングのためのイオン注入
工程を追加して行う請求項９記載の半導体素子の素子隔
離方法。 - 【請求項１１】 前記フィールド領域の窒化膜の除去工
程で、溝の底面領域の窒化膜も同時に除去される請求項
９記載の半導体素子の素子隔離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P24921 | 1995-08-12 | ||
| KR1019950024921A KR0186083B1 (ko) | 1995-08-12 | 1995-08-12 | 반도체 소자의 소자격리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955422A JPH0955422A (ja) | 1997-02-25 |
| JP2886126B2 true JP2886126B2 (ja) | 1999-04-26 |
Family
ID=19423402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008643A Expired - Fee Related JP2886126B2 (ja) | 1995-08-12 | 1996-01-22 | 半導体素子の素子隔離方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2886126B2 (ja) |
| KR (1) | KR0186083B1 (ja) |
| DE (1) | DE19603108C2 (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
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| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100226488B1 (ko) * | 1996-12-26 | 1999-10-15 | 김영환 | 반도체 소자 격리구조 및 그 형성방법 |
| US5783476A (en) * | 1997-06-26 | 1998-07-21 | Siemens Aktiengesellschaft | Integrated circuit devices including shallow trench isolation |
| US6765280B1 (en) * | 1998-12-21 | 2004-07-20 | Agilent Technologies, Inc. | Local oxidation of a sidewall sealed shallow trench for providing isolation between devices of a substrate |
| US6144086A (en) * | 1999-04-30 | 2000-11-07 | International Business Machines Corporation | Structure for improved latch-up using dual depth STI with impurity implant |
| US6818495B1 (en) | 1999-06-04 | 2004-11-16 | Min-Hsiung Chiang | Method for forming high purity silicon oxide field oxide isolation region |
| US6472301B1 (en) * | 1999-10-19 | 2002-10-29 | Infineon Technologies Ag | Method and structure for shallow trench isolation |
| KR20020056288A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 장치의 셜로우 트랜치 아이솔레이션 형성방법 |
| US6780730B2 (en) | 2002-01-31 | 2004-08-24 | Infineon Technologies Ag | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation |
| US7859026B2 (en) * | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115230A (ja) * | 1983-11-28 | 1985-06-21 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61137338A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US4766090A (en) * | 1986-04-21 | 1988-08-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Methods for fabricating latchup-preventing CMOS device |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| DE3641303A1 (de) * | 1986-12-03 | 1988-06-16 | Thomson Brandt Gmbh | Fernsehempfaenger mit einem mikroprozessorgesteuerten bedienteil und mit einem schaltnetzteil |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| US5248350A (en) * | 1990-11-30 | 1993-09-28 | Ncr Corporation | Structure for improving gate oxide integrity for a semiconductor formed by a recessed sealed sidewall field oxidation process |
| US5130268A (en) * | 1991-04-05 | 1992-07-14 | Sgs-Thomson Microelectronics, Inc. | Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby |
| US5112772A (en) * | 1991-09-27 | 1992-05-12 | Motorola, Inc. | Method of fabricating a trench structure |
| KR960005552B1 (ko) * | 1993-03-31 | 1996-04-26 | 현대전자산업주식회사 | 반도체 소자의 분리막 형성 방법 |
| US5385861A (en) * | 1994-03-15 | 1995-01-31 | National Semiconductor Corporation | Planarized trench and field oxide and poly isolation scheme |
| US5455194A (en) * | 1995-03-06 | 1995-10-03 | Motorola Inc. | Encapsulation method for localized oxidation of silicon with trench isolation |
-
1995
- 1995-08-12 KR KR1019950024921A patent/KR0186083B1/ko not_active IP Right Cessation
-
1996
- 1996-01-04 US US08/582,904 patent/US5686344A/en not_active Expired - Lifetime
- 1996-01-22 JP JP8008643A patent/JP2886126B2/ja not_active Expired - Fee Related
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