KR20000017167A - 큰 종횡비를 갖는 홀을 제조하는 공정 - Google Patents
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Abstract
본 발명은 마스킹된 게이트 친화성(gate-like) 반응성 이온 에칭 공정을 채용하여 반도체 구조 내에 (H/L이 2 이상인) 큰 종횡비를 갖는 홀(high aspect ratio hole)을 제조하는 공정을 제공한다. 큰 종횡비 홀은 완전 수직인 측벽을 갖기 때문에 대머신(damascene) 공정을 사용하여 0.05 ㎛ 미만의 MOSFET의 게이트 전극을 제조하는 데 특히 유용하다.
Description
관련 출원
본 특허 출원은 본 출원의 양수인에게 공히 소유되어 있으며 1998년 2월 19일자로 출원된 미국 특허 출원 제 09/026,093 호에 관련된 출원이다.
본 발명은 반도체 구조 내에 완전하게 수직인 측벽과 큰 종횡비(aspect ratio)를 갖는 홀(hole)을 형성하는 공정에 관한 것이다. 본 명세서에서 사용되는 용어 "종횡비"는 홀의 폭(W)에 대한 홀의 높이(H)의 비율로서 정의되며, 용어 "큰 종횡비"는 대략 2 또는 그보다 큰 홀의 H/W 비율을 나타내는 것으로 본 명세서에서 사용된다. 전술한 특성을 갖는 이러한 홀은 대머신(damascene) 공정을 사용하여 0.05 ㎛ 미만의 MOSFET의 게이트 전극을 형성하는 데 사용하기에 특히 적합하다.
반도체 기술이 0.05 ㎛ 미만으로 축소됨에 따라서, 큰 종횡비를 갖는 홀을 필요로 하게 된다. 이러한 큰 종횡비의 홀은 반도체 선단부(front end), 즉 활성 소자 영역을 포함하는 반도체 영역에서뿐 아니라 후단부(back end), 즉 상호 접속부가 만들어지는 반도체 영역에서도 특히 필요하다.
CMOS(complementary metal oxide semiconductor) 기술의 선단부에서의 이러한 큰 종횡비 홀의 하나의 특정 용도는 대머신 공정을 이용하여 형성된 게이트 전극을 갖는 0.5 ㎛ 미만의 FET (field effect transistor) 소자의 제조에 있다. 이러한 종래 공정은, 예를 들면, 본 출원의 양수인에게 양도되어 있으며 1998년 2월 19일자로 출원된 미국 특허 출원 제 09/026,093 호에 개시되어 있으며, 이 특허 출원의 내용은 본 명세서에서 참조로서 인용된다.
본 출원의 양수인에게 양도되어 있는 전술한 미국 특허 출원에 개시된 바와 같은 FET 소자의 경우, 수직 측벽과 2 이상의 큰 종횡비를 갖는 게이트 홀이 요구된다. 이는 낮은 게이트 면저항과 요구되는 스페이서 폭을 얻기 위해 게이트 홀의 깊이가 게이트 홀의 크기와 동일한 비율로 축소되지 않기 때문이다. 예를 들면, 0.1 ㎛ CMOS 기술의 경우, 게이트 홀의 깊이는 0.2 ㎛이고 이에 따라 홀 종횡비는 2가 된다. 0.025 ㎛ CMOS 기술인 경우, 게이트 홀의 깊이는 약 0.15 ㎛이고 종횡비는 6으로 증가한다.
전술한 연관된 미국 특허 출원뿐 아니라 다른 특허 출원에서도, 큰 종횡비 홀은 반응성 이온 에칭(reactive ion etching: RIE) 공정을 사용하여 구조의 선단부에 형성된다. 비록 RIE가 큰 종횡비 홀을 제공하는 데 사용될 수 있지만, RIE 공정은 주변 반도체 기판 또는 웨이퍼를 손상시킬 수 있다. 종래 기술에서, 이들 손상된 영역은 700 ℃ 또는 이보다 높은 온도에서 수행되는 후속 산화 단계 및 어닐링 단계를 사용하여 제거된다. 이와 같이, 부가적인 공정 단계 및 비용이 전반적인 MOSFET 공정 기법에 추가되어 결국에는 소비자에게 전가된다.
큰 종횡비 홀을 형성하는 데 수반되는 종래의 RIE 공정으로 인한 단점을 극복하기 위해, 반도체 구조의 선단부뿐 아니라 반도체 구조의 후단부 내에서도 수직 측벽을 갖는 큰 종횡비 홀을 제조하기 위한 새로운 개선된 공정에 대한 필요성이 제기되어 왔다.
따라서, 본 발명의 목적은 적어도 반도체 기판 또는 웨이퍼를 포함하는 반도체 구조 내에 (H/W가 2 이상인) 큰 종횡비를 갖는 홀을 제조하는 공정을 제공하는 것이다.
본 발명의 다른 목적은 반도체 기판 또는 웨이퍼가 어떠한 손상도 받지 않게 하여, 종래 기술에서 큰 종횡비 홀을 형성하는 데 RIE가 사용되는 경우 요구되는 산화 및 어닐링과 같은 추가 공정 단계를 필요로 하지 않도록 큰 종횡비 홀을 제조하는 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 두꺼운 패드 산화물 층 위에 형성된 완전 수직인 측벽을 갖는 희생 폴리실리콘 층을 사용하여 완전 수직인 측벽을 갖는 큰 종횡비 홀을 제조하는 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 수직 측벽을 갖고 있으며, 대머신 공정을 사용하여 0.05 ㎛ 미만의 MOSFET의 게이트 전극을 제조하는 데 사용될 수 있는 큰 종횡비 홀을 제조하는 공정을 제공하는 것이다.
이러한 목적과 장점 및 다른 목적과 장점은 마스킹된 "게이트 친화성 RIE"를 이용하여 반도체 구조의 적어도 하나의 표면에 큰 종횡비 홀을 제조하는 본 발명에서 달성될 수 있다. 본 발명의 공정에 의해 반도체 소자를 제조하는 데 사용되는 어떠한 재료 층 내에서도 완전 수직인 측벽을 갖는 큰 종횡비 홀이 형성될 수 있다는 것이 본 명세서로부터 자명할 것이다. 따라서, 완전 수직 측벽을 갖는 큰 종횡비 홀이 예를 들어 반도체 기판 또는 웨이퍼 내부에 제조되거나 반도체 기판 또는 웨이퍼의 상부에 있는 재료층 내에 형성될 수 있다. 구체적으로, 반도체 구조의 선단부뿐 아니라 후단부에서도 채용할 수 있는 본 발명의 마스킹된 게이트 친화성 공정은
① 적어도 하나의 반도체 기판 또는 웨이퍼를 포함하는 반도체 구조를 제공하되, 상기 적어도 하나의 반도체 기판 또는 웨이퍼가 그 자체의 표면 중 적어도 하나의 표면 상에 패턴화된 영역을 구비하는 반도체 구조 제공 단계와,
② 패턴화된 영역을 구비하는 상기 표면의 상부에 유전층을 입히는 단계와,
③ 상기 유전층의 표면 상에 반도체 구조를 평탄화시키는 박막층을 형성하는 단계와,
④ 상기 패턴화된 영역에서 멈추게 되도록 상기 평탄화된 박막층과 상기 유전층을 에칭 백(etching back)하는 단계와,
⑤ 상기 패턴화된 영역을 제거하되, 그 반도체 구조 내에 수직 측벽을 갖는 큰 종횡비 홀이 형성되는 제거 단계를 포함한다.
본 발명의 일측면에 따르면, 전술한 단계 ① 내지 ⑤가 0.05 ㎛ 미만의 MOSFET 소자를 형성하는 데 사용될 수 있으며, 형성된 게이트 전극은 완전 수직 측벽과 큰 종횡비를 갖는다. 본 발명의 공정이 이러한 응용 분야에 사용되는 경우, 단계 ①에 사용되는 초기 반도체 구조는 당업자에게 잘 알려진 방법에 의하여 제조되며, 게이트 전극 또한 당업자에게 잘 알려진 표준 기법을 사용하여 큰 종횡비 홀 내에 제조된다.
예를 들어, 단계 ①에서 사용되는 초기 구조는 반도체 기판 또는 웨이퍼가 그 자체 내에 내장되어 있는 얕은 트렌치 격리 영역을 갖고 있으며 반도체 기판 또는 웨이퍼의 상부 표면이 패드 산화물 층과 그 패드 산화물 위에 형성된 폴리실리콘의 패턴화된 영역을 포함하는 것일 수 있다. 이러한 구조를 제공한 후, 그 구조에 위의 단계 ② 내지 ⑤를 수행하고, 후속하여 전술한 공동 양수된 관련 미국 특허 출원에 개시되어 있는 것과 같은 FET 공정을 사용하여 큰 종횡비 홀 내에 게이트 산화물을 성장시키고 게이트 전극을 증착한다.
도 1은 본 발명의 큰 종횡비 홀 제조 공정을 사용하여 형성할 수 있는 MOSFET의 리세스형 게이트 구조를 도시한 단면도,
도 2a 내지 2e는 반도체 구조 내에 큰 종횡비 홀을 제조하는 데 본 발명에서 채용할 수 있는 다양한 공정 단계를 도시한 단면도,
도 3a 내지 3k는 도 1의 MOSFET 구조를 제조하는 데 사용되는 다양한 공정 단계를 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 또는 웨이퍼 12 : 얕은 트렌치 격리부
14 : 패드 산화물 16 : 게이트 영역
18 : 게이트 산화물 20 : 폴리게이트
22 : 메탈 콘택트 24 : 소스
26 : 드레인
이제 본 출원에 첨부한 도면을 참조하여 반도체 구조의 적어도 하나의 층 내에 큰 종횡비를 갖는 홀을 제조하는 공정을 제공하는 본 발명을 보다 상세하게 기술할 것이다. 도면에서 동일 요소 또는 부품을 대응하는 동일한 참조 부호로 나타낸다.
우선 도 1을 참조하면, 본 발명의 큰 종횡비를 갖는 홀 형성 공정을 사용하여 제조할 수 있는 MOSFET 구조의 단면도가 도시되어 있다. 비록 본 발명의 공정을 MOSFET 구조를 형성하는 데 사용하는 것으로 설명하고 있으나, 그럼에도 불구하고 본 발명의 공정이 수직 측벽과 큰 종횡비를 갖는 홀을 필요로 하는 어떠한 반도체 제조 공정에도 응용이 가능하다는 것은 당연한 것이다. 따라서, 큰 종횡비 홀을 필요로 하는 어떠한 선단부 및 후단부 반도체 공정에도 본 발명을 채용할 수 있다. 또한, 반도체 기판 또는 웨이퍼를 포함하는 반도체 구조의 어떠한 재료층 내에도 큰 종횡비 홀을 형성할 수 있다. 따라서, 상호 접속 기술뿐 아니라 MOSFET 기술에도 본 발명을 사용할 수 있다. 도 1을 다시 참조하면, 도 1에 도시한 MOSFET 구조는 그 자체 안에 내장되어 있는 얕은 트렌치 격리 영역(12)을 구비하는 반도체 기판 또는 웨이퍼(10)를 포함한다. 그 구조는 반도체 기판 또는 웨이퍼(10)의 상부 표면 상에 형성된 패턴화된 패드 산화물 층(14)을 더 포함한다. 패드 산화물 층의 두께는 대응하는 게이트 산화물 보다 두꺼워야만 한다. 전형적으로, 패드 산화물 층은 약 8 내지 약 20 ㎚의 두께를 갖는다. 완전 수직인 측벽을 갖는 홀을 제조하는 데 이러한 특징이 필수적이기 때문에 이러한 특징은 본 발명에서 중요하다. 게이트 산화물(18), 폴리게이트(20), 금속 콘택트(22)를 포함하는 게이트 영역(16)은 얕은 트렌치 격리 영역 사이에 위치한다. 게이트 영역은 완전 수직 측벽과 큰 종횡비를 가지며 반도체 기판 또는 웨이퍼(10) 내에 내장되어 있다.
큰 종횡비 홀이 반도체 기판 또는 웨이퍼 내에 내장되는 것으로만 제한되지 않는 다는 것을 다시 한 번 강조한다. 전술한 내용은 리세스(recess)형 게이트 MOSFET 소자를 제조하는 경우에 해당되는 것이다. 여기서 고려된 것과 다른 응용 분야에서 사용되는 경우, 큰 종횡비 홀은 반도체 기판 또는 웨이퍼 상부에 형성된 재료층 내에 형성될 수도 있다. 이러한 다른 응용 분야에서, 큰 종횡비 홀은 반도체 구조 안으로 연장되거나 연장되지 않을 수도 있다.
반도체 기판 또는 웨이퍼(10) 내에 내장되어 있고, 특정 전위를 게이트 영역 또는 전극(16)에 인가함으로써 서로가 전기적으로 연결될 수 있는 소스 영역(24) 및 드레인 영역(26)은 게이트 영역(16)에 인접하여 있으며 게이트 영역(16)을 사이에 두고 이격되어 있다. 또한, 금속 콘택트(22)는 반도체 구조의 표면 상에 위치하고 있다.
위에서 설명한 도면은 본 발명의 공정을 사용할 수 있는 리세스형 게이트 반도체 구조를 나타낸다. 구체적으로, 반도체 구조 내에 완전 수직 측벽을 갖는 큰 종횡비 홀을 형성하는 본 발명의 공정이 다른 알려진 MOSFET 공정 단계와 함께 도 1에 도시한 구조를 제조하는 데 채용될 수 있다.
다음의 설명은 완전 수직 측벽을 갖는 큰 종횡비 홀을 반도체 기판 내에 제조하는 방법을 구체적으로 기술한다. 비록 도면에서 하나의 홀만을 도시하였지만, 반도체 구조 내에 다수의 이러한 홀을 제조하는 데 본 발명의 공정을 사용할 수 있다는 것을 주목해야만 한다. 또한 비록 본 발명이 완전 수직 측벽을 갖는 큰 종횡비 홀을 반도체 기판 또는 웨이퍼 내에 형성하는 것을 예를 들어 설명하고 있으나, 본 발명이 여기에 국한되지 않는 다는 것을 유의해야 한다. 이와 달리, 본 발명의 큰 종횡비 홀은 반도체 구조 내의 어떠한 다른 재료층 내에서도 제조될 수 있다.
본 발명에 따르면, 도 2a에 도시한 바와 같은 초기 반도체 구조를 먼저 준비한다. 구체적으로, 도 2a에 도시한 반도체 구조는 본 발명에서 채용할 수 있는 기본 구조이다. 도 2a에 도시한 것이외의 다른 구성 요소 및 층이 채용될 수 있는데, 이들 구성 요소 및 층은 제조될 최종 전자 소자만에 의해 결정된다. 도 2a에 도시하지 않은 이들 다른 구성 요소 및 층은 당업자에게 공지되어 있는 것으로, 따라서 본 발명의 범주에 속한다.
도 2a에 도시한 반도체 구조는 반도체 기판 또는 웨이퍼(10)를 포함하며, 반도체 기판 또는 웨이퍼(10)는 그 자체의 표면 중 하나 위에, 예를 들면 폴리실리콘인, 적어도 하나의 패턴화된 영역(28)을 포함한다. 패턴화된 영역은 그 자체와 연관된 완전 수직인 측벽을 갖는다. 반도체 기판 또는 웨이퍼는 Si, Ge, SiGe, GaAs, GaP, InAs, InP, 다른 Ⅲ/Ⅴ 족 화합물을 포함하지만 여기에 한정되지 않는 어떠한 반도체 재료로도 이루어질 수 있다. 이러한 반도체 재료 중에서, 반도체 재료 또는 기판(10)으로 Si를 채용하는 것이 매우 바람직하다.
반도체 기판 또는 웨이퍼는 제조될 원하는 전자 소자에 따라 n-형 또는 p-형일 수 있다. 또한, 반도체 기판 또는 웨이퍼(10)는 그 표면 내에 내장되어 있는 활성 소자 영역 또는 얕은 트렌치 격리 영역을 포함할 수도 있다. 명료함을 위해, 이들 활성 영역 또는 얕은 트렌치 격리 영역을 도 2a에 도시하지 않았다. 하지만, 활성 영역 또는 얕은 트렌치 격리 영역이 패턴화된 영역을 포함하는 반도체 기판 또는 웨이퍼의 경계면에 형성될 수도 있고 반대편 표면 상에 형성될 수도 있다는 것에 주목해야만 한다.
이어서 도 2b에 도시한 바와 같이, 패턴화된 영역(28)을 포함하는 반도체 기판 또는 웨이퍼(10) 상에 유전층(30)을 형성한다. 당업자에게 잘 알려진 통상적인 증착 공정을 사용하여 유전층을 형성하는 데, 이 증착 공정은 화학 기상 증착, 플라즈마 기상 증착, 고밀도 플라즈마 기상 증착, 저밀도 플라즈마 기상 증착, 플라즈마 강화 화학 기상 증착, 그 밖의 다른 유사 증착 공정을 포함하지만 여기에 한정되지는 않는다. 유전층을 약 100 내지 약 200 ㎚의 두께로 증착하는 데, 이 두께는 본 발명을 구현하는 데 있어 결정적인 요소는 아니다.
층(30)을 형성하는 데 사용될 수 있는 적절한 유전체 재료는 SiO2, Si3N4, 폴리이미드, 파랄리니스(paralenes), 폴리실록산(polysiloxane)과 같은 실리콘 함유 폴리머, 다이아몬드, 다이아몬드형 탄소, 그 밖의 다른 유사한 유전체 재료를 포함하지만 여기에 한정되지는 않다. 염소 또는 불소와 같은 적절한 도펀트로 유전층을 도핑할 수도 있다. 전술한 유전체 재료 중에서, Si3N4를 유전체 재료(30)로 채용하는 것이 매우 바람직하다.
구조 상에 유전층을 형성한 후, 스핀 온 코팅(spin-on coating), 함침 코팅(dip coating), 화학 기상 증착, 플라즈마 화학 기상 증착, 그 밖의 다른 유사한 침착 공정과 같은 통상적인 침착 공정을 사용하여 유전층(30) 상부에 박막층(32)을 형성한다. 본 발명의 이 단계에서의 중요한 점은 채용된 침착 공정과 재료가 도 2c에 도시한 바와 같은 평탄화된 구조를 형성할 수 있어야만 한다는 것이다. 박막층(32)을 형성하는 데 사용되는 적합한 재료는 임의의 포토레지스트뿐 아니라 스펀 온 글래스(spun-on glass)도 포함하지만 여기에 한정되지는 않는다. 이들 재료 중에서, 박막층(32)이 스펀 온 글래스로 이루어지는 것이 매우 바람직하다.
본 발명의 후속 단계에 따라, 도 2c에 도시한 구조에 에칭 백 단계를 수행하는데, 이 단계에서 평탄화된 박막층(32) 및 일부의 유전층(30)을 제거하는 데 선택적 에칭 공정을 채용하며 패턴화된 영역(28)에 도달하면 에칭을 중단한다. 에칭 백된 구조를 도 2d에 도시한다.
본 발명에서 채용하는 에칭-백 단계는 박막층(32)과 유전층(30)을 제거하는 데 매우 선택적이지만 구조의 패턴화된 영역(28)에서 멈출 수 있는 건식 에칭 및 습식 에칭을 포함하는 어떠한 에칭 기법에 의해서도 수행할 수 있다. 본 발명에서 채용할 수 있는 적합한 에칭 기법은 반응성 이온 에칭(reactive ion etching: RIE), 플라즈마 에칭, 이온 빔 에칭, 그 밖의 다른 유사한 에칭 공정을 포함하지만 여기에 한정되지는 않는다. 이러한 에칭 공정 중에서, 도 2d의 에칭 백된 구조를 제공하는 데 RIE가 가장 바람직하다.
에칭-백 단계 후, 도 2e에 도시한 바와 같이 패턴화된 영역(28)뿐만 아니라 반도체 기판 또는 웨이퍼(10)의 일부분도 제거하여 2 이상의 H/W 비와 수직 측벽을 갖는 큰 종횡비 홀(34)를 형성한다. 반도체 기판 또는 웨이퍼 위의 구역 내에 큰 종횡비 홀을 형성할 수도 있다는 것을 다시 한 번 유의하여야 한다. 본 발명의 도면에서 도시하지 않은 이러한 실시예에서, 홀이 형성될 재료층만이 에칭에 의하여 제거된다.
홀(34)은, 도면에 도시한 바와 같이, 패턴화된 영역(28)과 일부분의 반도체 기판 또는 웨이퍼(10)를 제거하는 데 매우 선택적인 에칭 공정을 이용하여 반도체 구조 내에 형성된다. 또한, 에칭 공정은 반도체 기판 또는 웨이퍼(10)를 손상시키지 않고 수직 측벽을 형성할 수 있어야만 하며, 이러한 에칭 공정의 예로 RIE, 이온 빔 플라즈마 에칭등이 있다.
전술한 내용 및 그 관련 도면, 즉 도 2a 내지 도 2e는 반도체 구조의 표면 내에 수직 측벽을 갖는 큰 종횡비 홀을 형성하는 데 있어서 본 발명에서 채용하는 공정을 설명한 것이다. 이하의 기술하는 내용은 본 발명의 공정을 채용한 하나의 응용 분야에 관한 것이다. 큰 종횡비를 필요로 하는 당업자에게 잘 알려진 다른 응용 분야 또한 본 발명의 범주 내에 있다.
본 발명의 공정을 채용하여 0.05 ㎛ 미만의 리세스형 게이트 MOSFET를 제조하는 것에 대한 설명을 도 3a 내지 3k를 참조하여 기술한다. 구체적으로, 도 3a는 그 자체의 표면 중 하나 위에 패드 산화물 층(14)을 갖는 반도체 기판 또는 웨이퍼(10)를 포함하는 반도체 구조를 도시하고 있다. 패드 산화물 층(14)의 상부에는 패드 질화물 층(40)이 위치한다.
임의의 통상적인 열성장 공정을 이용하여 반도체 기판 또는 웨이퍼(10)의 상부에, 예를 들면 SiO2와 같은 패드 산화물 층을 형성한다. 성장된 패드 산화물 층(14)의 두께는 전형적으로 약 8 내지 약 14 ㎚이다.
패드 질화물(40)은 장벽층으로 작용할 수 있는 임의의 질화물 함유 화합물로 이루어진다. 적합한 재료는 Si3N4, TiN, Al3N4, 그밖의 다른 유사 질화물 함유 화합물을 포함하지만 여기에 한정되지는 않는다. 산화물 패드층(14) 상에 저압 화학 기상 증착 또는 화학 기상 증착과 같은 표준 증착 기법을 사용하여 패드 질화물 층을 증착한다. 증착된 패드 질화물 층의 두께는 전형적으로 약 100 내지 약 200 ㎚이다.
이어서 도 3b에 도시한 바와 같이, 표준 리소그래피 및 에칭을 사용하여 구조 내에 얕은 트렌치(42)를 형성한다. 도 3b에 요소(44)로 나타낸 포토레지스트는 당업자에게 잘 알려진 임의의 통상적인 단파장 UV(deep UV) 포토레지스트이다. 형성된 얕은 트렌치의 깊이는 최종 전자 소자에 따라 달라질 수 있으나, 트렌치는 전형적으로 반도체 기판 또는 웨이퍼(10) 내에 약 150 ㎚ 내지 약 300 ㎚의 깊이를 갖게 에칭된다.
얕은 트렌치 형성과 포토레지스터의 박리(stripping) 후, 열적 산화물과 같은 라이너(liner) 재료로 트렌치(42)의 내부를 라이닝하고 나서, TEOS (tetraethylorthosilicate)와 같은 규산염(silicate)(48)으로 충진한다. 이들 단계를 도 3c에 도시한다. 도 1의 얕은 트렌치 격리 영역이 트렌치(42), 라이너 재료(46), 규산염(48)로 이루어진다는 것을 주목해야만 한다.
이어서, 도 3d에 도시한 바와 같이, 화학 기계적 연마, RIE, 연마(grinding)와 같은 통상적인 평탄화 기법을 사용하여 질화물 패드층(40)에서 멈추도록 구조를 평탄화한다.
평탄화 후, 통상적인 박리 공정을 사용하여 질화물 패드층(40) 및 산화물 패드층(14)을 박리하고 구조의 표면 상에 약 8 ㎚ 내지 약 20 ㎚의 두께를 갖는 새로운 패드 산화물 층(14)을 성장시킨다. 참조 부호 14를 사용하여 구조 내에 새롭게 형성된 패드 산화물 층을 나타내는 도 3e에 이들 단계를 도시한다.
그리고 나서, 저압 화학 기상 증착과 같은 표준 증착 공정을 사용하여 패드 산화물(14)의 표면 상에 약 100 ㎚ 내지 약 200 ㎚의 두께를 갖는 폴리실리콘 층(50)을 증착한다. 폴리실리콘 층은 제거되는 희생층이다. 그리고 나서, 폴리실리콘 층(50)의 기설정된 부분 상에 레지스트(52)를 도포한다. 도 3f에 이들 두 단계를 도시한다.
이어서, RIE로 폴리실리콘 층(50)의 노출된 표면을 제거하고 나서, 당업자에게 잘 알려진 통상적인 박리 공정을 사용하여 레지스트(52)를 박리시킨다. 이들 공정에 의해 도 2a의 패턴화된 영역(28)과 상관된 패턴화된 폴리실리콘 영역(50)이 제공된다. 도 3g에 이렇게 형성된 구조를 도시한다. 도 3g에 도시한 구조는 도 2a에 도시한 구조보다 더욱 복잡한 유형의 구조인 것에 유의해야 한다. 구조의 복잡함에도 불구하고, 도 3g의 구조에 전술한 다양한 공정 단계를 수행 한다. 도 3h 내지 도 3k에 도시한 이들 단계는 도 2b 내지 도 2e에 도시한 단계와 동일하며, 따라서 도 3h 내지 도 3k에 대한 설명은 전술한 도 2b 내지 도 2e에 대한 설명과 동일하기 때문에 이에 대한 상세한 설명은 다시 되풀이하지 않는다.
도 3k에 도시한 구조 내에 큰 종횡비 홀(34)을 제공한 후, 본 명세서에서 참조로서 인용된 전술한 공동 양수된 관련 미국 특허 출원에서 사용된 MOSFET 공정 단계를 도 1에 도시한 구조를 제조하는 데 채용한다. 공동 양수된 관련 미국 특허 출원에 언급된 공정 단계이외의 다른 MOSFET 공정 단계 또한 본 명세서에서 채용될 수 있다. 구체적으로, 도 1의 MOSFET 구조를 제조하는 데,
표준 성장 기법을 사용하여 큰 종횡비 홀 내에 게이트 산화물을 성장시키는 단계와,
폴리실리콘을 저압 화학 기상 증착 후 그 구조를 평탄화하는 단계와,
질화물 패드층을 박리하는 단계와,
소스/드레인 영역을 형성하는 단계와,
살리사이드(salicide) 형성 단계와,
공정의 최종 단계, 즉 금속 콘택트 및 상호 접속부 형성 단계
를 채용할 수 있다.
본 발명을 바람직한 실시예를 참조하여 구체적으로 도시하고 기술하였지만, 당업자라면 본 발명의 범주 및 사상을 벗어나지 않고 형태와 세부적 내용에 대해 전술한 변경 및 다른 변경이 이루어질 수 있다는 것을 알 수 있을 것이다.
본 발명에 따라 마스킹된 게이트 친화성 RIE를 사용함으로써 주변 반도체 기판 또는 웨이퍼를 손상시키지 않고 큰 종횡비를 갖는 홀을 형성할 수 있다.
Claims (17)
- 반도체 구조 내에 큰 종횡비를 갖는 홀(high aspect ratio hole)을 제조하는 공정에 있어서,① 반도체 구조를 제공하는 단계 ― 상기 구조는 적어도 하나의 반도체 기판 또는 웨이퍼를 포함하며, 상기 적어도 하나의 반도체 기판 또는 웨이퍼는 그 자체의 표면 중 적어도 하나의 표면 상에 수직 측벽을 갖는 패턴화된 영역을 구비함 ― 와,② 상기 패턴화된 영역을 구비하는 상기 반도체 표면의 상부에 유전층을 입히는 단계와,③ 상기 유전층 위에 구조를 평탄화시키는 박막층을 형성하는 단계와,④ 상기 패턴화된 영역에서 멈추도록 상기 평탄화된 박막층과 상기 유전층을 에칭 백(etching back)하는 단계와,⑤ 상기 패턴화된 영역을 제거함으로써, 수직 측벽을 구비하며 높이 대 폭의 비가 2 이상인 홀을 형성하는 단계를 포함하는큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 반도체 기판 또는 웨이퍼가 Si, Ge, SiGe, GaAs, GaP, InAs, InP, 다른 Ⅲ/Ⅴ 족 화합물로 이루어진 그룹으로부터 선택된 반도체 재료로 이루어진큰 종횡비를 갖는 홀 제조 공정.
- 제 2 항에 있어서,상기 반도체 기판 또는 웨이퍼가 Si로 이루어진큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 반도체 기판 또는 웨이퍼가 p-형 또는 n-형인큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 반도체 기판 또는 웨이퍼가 그 자체 내에 내장되어 있는 활성 소자 영역 또는 얕은 트렌치 격리 영역을 포함하는큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 반도체 기판이 그 상부에 패드 산화물층을 더 포함하고, 상기 패턴화된 영역이 패턴화된 폴리실리콘 영역인큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 유전층이 화학 기상 증착, 플라즈마 기상 증착, 고밀도 플라즈마 기상 증착, 저밀도 플라즈마 기상 증착, 플라즈마 강화 화학 기상 증착으로 이루어진 그룹으로부터 선택된 증착 공정에 의하여 형성되는큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 유전층이 SiO2, Si3N4, 폴리이미드, 파랄리니스(paralenes), 실리콘 함유 폴리머, 다이아몬드, 다이아몬드형 탄소로 이루어진 그룹으로부터 선택된 유전체인큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 유전층이 Si3N4인큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 유전층이 염소 또는 불소로 도핑된 유전체인큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 박막층이 스펀 온 글래스(spun-on glass) 및 포토레지스트로 이루어진 그룹으로부터 선택된 재료로 이루어진큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 박막층이 스핀 온 코팅(spin-on coating), 함침 코팅, 화학 기상 증착 또는 플라즈마 화학적 기상 증착에 의해 형성되는큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 에칭 백 단계가 선택적 건식 에칭 또는 습식 화학적 에칭 공정에 의하여 수행되는큰 종횡비를 갖는 홀 제조 공정.
- 제 13 항에 있어서,상기 에칭 백 단계가 반응성 이온 에칭(reactive ion etching), 플라즈마 에칭, 또는 이온 빔 에칭에 의하여 수행되는큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 단계 ⑤가 에칭에 의해 수행되는큰 종횡비를 갖는 홀 제조 공정.
- 제 1 항에 있어서,상기 홀 내에 게이트 산화물을 형성하는 단계를 더 포함하는큰 종횡비를 갖는 홀 제조 공정.
- 제 16 항에 있어서,상기 게이트 산화물이,상기 홀 내에 게이트 산화물을 성장시키는 단계와,상기 성장된 게이트 산화물 상에 폴리실리콘 층을 형성하는 단계와,상기 구조를 평탄화 하는 단계와,상기 게이트 산화물과 인접한 상기 반도체 기판 또는 웨이퍼 내에 소스 및 드레인 영역을 형성하는 단계와,상기 폴리실리콘 내에 살리사이드(salicide)를 형성하고 금속 콘택트를 형성하는 단계에 의해 형성되는큰 종횡비를 갖는 홀 제조 공정.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487414B1 (ko) * | 2000-12-23 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258679B1 (en) * | 1999-12-20 | 2001-07-10 | International Business Machines Corporation | Sacrificial silicon sidewall for damascene gate formation |
| US6416677B1 (en) * | 2000-06-05 | 2002-07-09 | Headway Technologies, Inc. | Narrow track stitched GMR head |
| AU2001286895A1 (en) | 2000-08-29 | 2002-03-13 | Boise State University | Damascene double gated transistors and related manufacturing methods |
| US20030118948A1 (en) * | 2001-12-21 | 2003-06-26 | Rohit Grover | Method of etching semiconductor material to achieve structure suitable for optics |
| US6576560B1 (en) * | 2002-02-05 | 2003-06-10 | Macronix International Co., Ltd. | Method for avoiding the fluorination of the metal contact of the semiconductor device |
| KR100521429B1 (ko) | 2002-12-24 | 2005-10-13 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
| US7120989B2 (en) * | 2004-02-18 | 2006-10-17 | Headway Technologies, Inc. | Process of manufacturing a perpendicular magnetic pole structure |
| US7534633B2 (en) * | 2004-07-02 | 2009-05-19 | Cree, Inc. | LED with substrate modifications for enhanced light extraction and method of making same |
| KR100678460B1 (ko) * | 2004-10-12 | 2007-02-02 | 삼성전자주식회사 | 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들 |
| US7435636B1 (en) * | 2007-03-29 | 2008-10-14 | Micron Technology, Inc. | Fabrication of self-aligned gallium arsenide MOSFETs using damascene gate methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4160991A (en) * | 1977-10-25 | 1979-07-10 | International Business Machines Corporation | High performance bipolar device and method for making same |
| DE4211050C2 (de) * | 1992-04-02 | 1995-10-19 | Siemens Ag | Verfahren zur Herstellung eines Bipolartransistors in einem Substrat |
| JP2655469B2 (ja) * | 1993-06-30 | 1997-09-17 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5599728A (en) * | 1994-04-07 | 1997-02-04 | Regents Of The University Of California | Method of fabricating a self-aligned high speed MOSFET device |
| US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
| US5777514A (en) * | 1996-09-27 | 1998-07-07 | Micro Linear Corporation | Differential to single ended conversion technique for an operational amplifier having low input offset voltage, high speed and high gain |
-
1998
- 1998-08-19 US US09/136,325 patent/US6063699A/en not_active Expired - Lifetime
-
1999
- 1999-08-07 KR KR1019990032427A patent/KR100315841B1/ko not_active IP Right Cessation
Cited By (1)
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| KR100487414B1 (ko) * | 2000-12-23 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100315841B1 (ko) | 2001-12-20 |
| US6063699A (en) | 2000-05-16 |
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