KR100678460B1 - 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들 - Google Patents

자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들 Download PDF

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Abstract

자기정렬 패턴들 사이에 배치된 채널부 홀(Channel-Portion Hole)의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들을 제공한다. 이 채널부 홀의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들은 채널부 홀을 형성한 후 활성 영역을 고립시키는 소자 분리막의 상면이 활성 영역의 반도체 기판의 상면과 적어도 동일 높이에 위치하도록 해준다. 상기 반도체 기판에 채널부 홀을 배치하기 위해서, 상기 반도체 기판에 소자 분리막으로 고립된 활성 영역을 형성한다. 상기 활성 영역의 반도체 기판 및 소자 분리막 상에 자기정렬 패턴들을 형성한다. 상기 자기정렬 패턴들의 각각은 차례로 적층된 탄소막 패턴 및 반도체막 패턴을 사용해서 형성한다. 상기 자기정렬 패턴들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 수행한다. 상기 식각 공정은 활성 영역의 반도체 기판의 상면으로부터 그 기판 아래를 향하는 소정 깊이의 상기 채널부 홀을 형성하도록 수행한다.
자기정렬 패턴, 소자 분리막, 활성 영역, 탄소막.

Description

자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들{METHODS OF FORMING A CHANNEL-PORTION HOLE BETWEEN SELF-ALIGNMENT PATTERNS AND METHODS OF FORMING A SEMCONDUCTOR DEVICES HAVING GATE PATTERNS BY USING THEREOF}
도 1 은 본 발명에 따른 반도체 장치의 배치도이다.
도 2, 4, 6, 8, 10, 12, 14 및 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 3, 5, 7, 9, 11, 13, 15 및 17 은 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 반도체 장치의 형성방법을 설명해주는 단면도들이다.
본 발명은 채널부 홀의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들에 관한 것으로서, 상세하게는, 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들에 관한 것이다.
일반적으로, 반도체 기판에 소자 분리막으로 고립시킨 활성 영역을 이용해서 트랜지스터를 형성한다. 상기 트랜지스터는 활성 영역의 반도체 기판 상에 게이트 패턴 및 그 패턴에 중첩하도록 활성 영역의 반도체 기판에 소오스 및 드레인 영역들을 갖는다. 그리고, 상기 게이트 패턴 아래의 반도체 기판에 채널 영역이 위치된다. 상기 채널 영역(Channel Region)은 소오스 또는 드레인 영역의 전하들이 드레인 또는 소오스 영역으로 흐르도록 전기적으로 유도해주는 루트(Route)이다. 상기 트랜지스터는 휘발성 및 비 휘발성 반도체 장치들에서 기본적으로 사용되는 반도체 개별 소자이다.
상기 반도체 장치들의 디자인 룰이 축소됨에 따라서, 상기 트랜지스터는 게이트 패턴 및 소오스/ 드레인 영역들과 함께 반도체 기판에 작은 면적의 채널 영역을 갖는다. 이를 해소하기 위해서, 상기 트랜지스터는 반도체 기판에 트랜치 형태의 채널부 홀(Channel-Portion Hole) 및 그 홀을 채운 게이트 패턴을 갖는다. 이때에, 상기 게이트 패턴은 그 패턴 아래의 채널부 홀을 한정하는 반도체 기판에 채널 영역을 갖는다. 상기 채널부 홀 주위의 채널 영역은 반도체 기판 상에 배치된 게이트 패턴 아래의 채널 영역보다 큰 면적을 갖는다.
그러나, 상기 채널부 홀을 형성한 후, 상기 채널부 홀을 갖는 반도체 장치는 활성 영역의 반도체 기판의 상면보다 낮은 높이에 위치되는 소자 분리막을 가질수 있다. 상기 채널부 홀은 반도체 기판 상에 배치된 자기정렬 패턴들을 식각 마스크로 사용해서 반도체 기판에 식각 공정을 수행하여 형성된다. 이때에, 상기 식각 공정은 소자 분리막의 일부분을 제거해서 트랜지스터의 특성을 열화시킬 수 있다.
한편, "실리콘을 함유한 하드 마스크 막 및 실리콘 막을 플라즈마를 사용해서 연속적으로 인 시튜 식각하는 방법(IN-SITU SEQUENTIAL SILICON CONTAINING HARD MASK LAYER/ SILICON LAYER PLASMA ETCH METHOD)" 이 미국특허공보 제 6,069,091 호(U.S PATENT No. 6,069,091)에 화-유안 창(Fa-Yuan Chang) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,069,091 호에 따르면, 이 방법은 반도체 기판을 제공하는 것을 포함한다. 상기 반도체 기판 상에 블랭킷(Blanket) 실리콘 막 및 블랭킷 실리콘을 함유한 하드 마스크 막을 차례로 형성한다. 그리고, 상기 블랭킷 실리콘을 함유한 하드 마스크 막 상에 패터닝된 포토레지스트 막을 형성한다. 상기 블랭킷 실리콘을 함유한 하드 마스크 막은 실리콘 옥사이드 물질들, 실리콘 나이트라이드 물질들, 실리콘 옥시나이트라이드 물질들 및 상기 물질들의 복합물(Composites) 중 선택된 것이다. 상기 블랭킷 실리콘 막은 실리콘 물질들이다.
상기 방법은 패터닝된 포토레지스트 막을 식각 마스크로 사용해서 블랭킷 실리콘을 함유한 하드 마스크 막에 제 1 플라즈마 식각 방법을 수행한다. 상기 제 1 플라즈마 식각 방법은 블랭킷 실리콘 막 상에 패터닝된 실리콘을 함유한 하드 마스크 막을 형성한다. 이때에, 상기 제 1 플라즈마 식각 방법은 불소(Fluoride) 및 탄소(Carbon)을 함유한 에천트 소오스 가스(Echant Source Gas)와 함께 브롬(Bromine)을 함유한 에천트 소오스 가스를 사용한다.
계속해서, 상기 방법은 패터닝된 포토레지스트 막 및 패터닝된 실리콘을 함 유한 하드 마스크 막을 식각 마스크로 사용해서 블랭킷 실리콘 막에 제 2 플라즈마 식각 방법을 수행하는 것을 더 포함한다. 상기 제 2 플라즈마 식각 방법은 반도체 기판 상에 적어도 부분적으로 식각된 실리콘 막을 형성한다. 이때에, 상기 제 2 플라즈마 식각 방법은 불소 및 탄소을 함유한 에천트 소오스 가스, 브롬을 함유한 에천트 소오스 가스와 함께 염소(Chlorine)를 함유한 에천트 소오스 가스를 사용한다.
그러나, 상기 방법은 반도체 기판을 노출시키는 시점에서 제 2 플라즈마 식각 방법의 에천트 소오스 가스를 사용하여 SiXFY, SiXBrY 및 SiXClY 의 부산물들을 형성한다. 상기 부산물들은 휘발성 가스이며 반도체 기판을 식각한다. 또한, 상기 제 2 플라즈마 식각 방법은 소자 분리막을 갖는 반도체 기판에 적용되는 경우에 소자 분리막도 제거할 수 있다. 이는 트랜지스터의 전기적 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 활성 영역들의 반도체 기판 및 소자 분리막의 상면들이 적어도 동일 높이에 위치되도록 하는데 적합한 자기정렬 패턴들 사이에 배치된 채널부 홀의 형성방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 활성 영역들의 반도체 기판 및 소자 분리막의 상면들을 적어도 동일 높이에 위치시켜서 트랜지스터의 전기적 특성을 향상시킬수 있는 상기 채널부 홀의 형성방법들을 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 자기정렬 패턴들 사이에 배치된 채널부 홀(Channel-Portion Hole)의 형성방법 및 이를 이용해서 게이트 패턴들을 갖는 반도체 장치의 형성방법을 제공한다.
이 채널부 홀의 형성방법은 반도체 기판에 소자 분리막을 형성하는 것을 포함한다. 상기 소자 분리막은 활성 영역을 고립시키도록 형성된다. 상기 활성 영역의 평면적은 단축 및 장축으로 한정되도록 형성된다. 상기 활성 영역 및 소자 분리막 상에 탄소막, 반도체 막 및 포토레지스트 패턴들을 차례로 적층시킨다. 상기 포토레지스트 패턴들은 활성 영역의 장축을 따라서 위치하여 활성 영역을 가로지르도록 형성된다. 상기 포토레지스트 패턴들 및 탄소막을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 반도체 막에 제 1 식각 공정을 수행하여 반도체막 패턴들을 형성한다. 상기 포토레지스트 패턴들 및 반도체막 패턴들을 식각 마스크, 소자 분리막 및 반도체 기판을 식각 버퍼막으로 사용해서 탄소막에 제 2 식각 공정을 수행하여 탄소막 패턴들을 형성한다. 상기 탄소막 패턴들은 반도체막 패턴들과 함께 사용되어서 복수 개의 자기정렬 패턴들을 구성한다. 그리고, 상기 제 2 식각 공정은 식각 공정 동안 공정 가스를 사용해서 활성 영역 및 소자 분리막 상에 실리콘 옥사이드 막을 형성시킴과 아울러서 반도체 기판으로부터 포토레지스트 패턴들을 제거시키도록 수행된다.
상기 채널부 홀의 형성방법은 자기정렬 패턴들 및 소자 분리막을 식각 마스크 및 식각 버퍼막으로 사용해서 실리콘 옥사이드 막 및 활성 영역에 제 3 식각 공정을 차례로 수행하는 것을 더 포함한다. 상기 제 3 식각 공정은 활성 영역에 채널부 홀들을 형성한다. 상기 반도체 기판으로부터 자기정렬 패턴들을 제거시킨다. 상기 소자 분리막의 상면은 채널부 홀들을 형성한 후 활성 영역의 상면과 적어도 동일한 높이에 위치되도록 형성된다. 상기 제 1 내지 제 3 식각 공정들은 식각 동안 생기는 폴리머들을 사용해서 반도체막 패턴들 사이의 간격 크기, 상기 탄소막 패턴들 사이의 간격 크기 및 상기 채널부 홀들의 각각의 직경 크기를 순서적으로 작게 형성시키도록 수행된다. 상기 제 1 및 제 2 식각 공정들은 동일 챔버를 사용해서 인 시튜(In-situ)로 수행된다. 그리고, 상기 탄소막은 적어도 탄소(Carbon)를 90% 이상 함유한 막을 사용해서 형성된다.
상기 반도체 장치의 형성방법은 반도체 기판에 소자 분리막 및 활성 영역을 형성하는 것을 포함한다. 상기 활성 영역은 평면적으로 단축 및 장축으로 한정되도록 소자 분리막으로 고립시켜서 형성된다. 상기 활성 영역 및 소자 분리막 상에 탄소막, 반도체 막 및 포토레지스트 패턴들을 차례로 적층시킨다. 상기 포토레지스트 패턴들은 활성 영역의 장축을 따라서 위치하여 활성 영역을 가로지르도록 형성된다. 상기 포토레지스트 패턴들 및 탄소막을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 반도체 막에 제 1 식각 공정을 수행하여 반도체막 패턴들을 형성한다. 상기 포토레지스트 패턴들 및 반도체막 패턴들을 식각 마스크, 소자 분리막 및 반도체 기판을 식각 버퍼막으로 사용해서 탄소막에 제 2 식각 공정을 수행하여 탄소막 패턴들을 형성한다. 상기 탄소막 패턴들은 반도체막 패턴들과 함께 사용되어서 복수 개의 자기정렬 패턴들을 구성한다. 그리고, 상기 제 2 식각 공정은 식각 공정 동안 공정 가스를 사용해서 활성 영역 및 소자 분리막 상에 실리콘 옥사이드 막을 형성시킴과 아울러서 반도체 기판으로부터 상기 포토레지스트 패턴들을 제거시키도록 수행된다.
상기 반도체 장치의 형성방법은 자기정렬 패턴들 및 소자 분리막을 식각 마스크 및 식각 버퍼막으로 사용해서 실리콘 옥사이드 막 및 활성 영역에 제 3 식각 공정을 차례로 수행히는 것을 더 포함한다. 상기 제 3 식각 공정은 활성 영역에 채널부 홀들을 형성한다. 상기 반도체 기판으로부터 자기정렬 패턴들을 제거시킨다. 상기 채널부 홀들과 각각 정렬하는 게이트 패턴들을 형성한다. 상기 소자 분리막의 상면은 채널부 홀들을 형성한 후 활성 영역의 상면과 적어도 동일한 높이에 위치되도록 형성된다. 상기 제 1 내지 제 3 식각 공정들은 식각 동안 생기는 폴리머들을 사용해서 반도체막 패턴들 사이의 간격 크기, 탄소막 패턴들 사이의 간격 크기 및 채널부 홀들의 각각의 직경 크기를 순서적으로 작게 형성시키도록 수행된다. 상기 제 1 및 제 2 식각 공정들은 동일 챔버를 사용해서 인 시튜(In-situ)로 수행된다. 그리고, 상기 탄소막은 적어도 탄소(Carbon)를 90% 이상 함유한 막을 사용해서 형성된다.
본 발명은 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다. 상기 참조 도면들에서 동일 참조 부호는 동일 부재를 지칭한다.
도 1 은 본 발명에 따른 반도체 장치의 배치도이다. 도 2, 4, 6, 8, 10, 12, 14 및 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 반도체 장치의 형성방법을 설명해주는 단면도들이다. 그리고, 도 3, 5, 7, 9, 11, 13, 15 및 17 은 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1 내지 도 3 을 참조하면, 반도체 기판(10)에 활성 영역(25)들을 고립시키도록 소자 분리막(Device Isolation Layer; 20)을 형성한다. 이때에, 상기 활성 영역(25)들은 소자 분리막(20)을 통해서 활성 영역(25)의 길이 방향 및 그 영역(25)의 길이 방향의 반대 편에서 소정 거리로 서로 이격되도록 형성된다.
한편, 상기 소자 분리막(20)은 순서적인 실리콘 나이트라이드 막(Si3N4 Layer) 및 실리콘 옥사이드 막(SiO2)을 한 번 이상 차례로 적층해서 형성하는 것이 바람직하다. 상기 소자 분리막(20)은 순서적인 실리콘 나이트라이드 막 및 실리콘 옥사이드 막을 한 번 이상 교대로 적층해서 형성할 수 있다. 상기 실리콘 옥사이드 막은 화학 기상 증착(CVD; Chemical Vapor Deposition) 또는 고밀도 플라즈마(HDP; High Density Plasma)를 사용해서 형성할 수 있다. 상기 실리콘 나이트라이드 막은 화학 기상 증착 또는 플라즈마를 이용한 화학 기상 증착(PECVD)을 사용해서 형성할 수 있다.
도 1 및 도 4 내지 도 7 을 참조하면, 상기 소자 분리막(20) 및 활성 영역(25)의 반도체 기판(10)을 덮도록 탄소막(30)을 형성한다. 상기 탄소막(30)은 탄소(Carbon)가 90% 이상 함유한 막을 사용해서 형성하는 것이 바람직하다. 상기 탄소막(30)은 화학 기상 증착(32)을 사용해서 형성하는 것이 바람직하다. 상기 탄소막(30)은 스핀 온 글라스(Spin-On Glass)와 동일하게 스핀 코팅(Coating)을 사용해서 형성할 수 있다.
계속해서, 상기 탄소막(30) 상에 실리콘(Si)을 함유한 반도체 막(Semiconductor Layer; 34)을 형성한다. 상기 실리콘을 함유한 반도체 막(34)은 실리콘 나이트라이드 막 또는 실리콘 옥시나이트라이드 막(SiON Layer)을 사용해서 형성할 수 있다. 상기 실리콘을 함유한 반도체 막(34)은 화학 기상 증착(36)을 사용해서 형성하는 것이 바람직하다. 상기 실리콘을 함유한 반도체 막(34)은 플라즈 마를 이용한 화학 기상 증착을 사용해서 형성할 수 있다.
상기 실리콘을 함유한 반도체 막(34)에 반사막(ARC; Anti-Relection Layer, 38)을 형성한다. 상기 반사막(38)은 유기 물질들(Organic Materials) 또는 비 유기 물질들(Inorganic Materials)을 사용해서 형성할 수 있다. 상기 반사막(38) 상에 포토레지스트 패턴(40)들을 형성한다. 상기 포토레지스트 패턴(40)들은 활성 영역(25)들을 가로질러서 달리도록 라인 형태(Line Shape)로 형성하는 것이 바람직하다. 그리고, 상기 포토레지스트 패턴(40)들의 사이는 소정 간격(S1)을 갖도록 형성하는 것이 바람직하다. 상기 반사막(38)은 포토 공정을 통해서 원하는 크기의 포토레지스트 패턴(40)들을 형성할 수 있다면 실리콘을 함유한 반도체 막(34) 상에 형성하지 않을 수도 있다.
도 1, 도 8 및 9 를 참조하면, 상기 포토레지스트 패턴(40)들을 식각 마스크로 사용해서 반사막(38) 및 실리콘을 함유한 반도체 막(34)에 식각 공정(42)을 차례로 수행한다. 상기 식각 공정(42)은 탄소막(30) 상에 차례로 적층된 반도체막 패턴(35)들 및 반사막 패턴(39)들을 형성한다. 상기 식각 공정(42)은 탄소(Cabon), 수소(Hydrogen), 불소(Fluorine) 및 아르곤(Argon)을 함유한 식각 공정가스를 사용해서 수행하는 것이 바람직하다. 상기 식각 공정(42)은 탄소, 불소 및 아르곤을 함유한 식각 공정가스를 사용해서 수행할 수 있다. 이때에, 상기 식각 공정(42)은 반도체막 패턴(35)들 및 반사막 패턴(39)들의 측벽에 탄소 및 불소를 함유하는 폴리머들(Polymers)을 각각 형성한다. 이를 통해서, 상기 반도체막 패턴(35)들 및 반사막 패턴(39)들 사이는 소정 간격(S2)을 갖도록 형성하는 것이 바람직하다. 상기 반 도체막 패턴(35)들 및 반사막 패턴(39)들 사이의 간격(S2)은 식각 공정(42)을 수행하기 전의 도 7 의 포토레지스트 패턴(40)들 사이의 간격(S1)보다 작은 것이 바람직하다. 상기 반도체막 패턴(35)들 및 반사막 패턴(39)들 사이의 간격(S2)은 식각 공정(42)을 수행하기 전의 도 7 의 포토레지스트 패턴(40)들 사이의 간격(S1)과 동일할 수 있다.
도 1, 도 10 및 도 11 을 참조하면, 상기 포토레지스트 패턴(40)들, 반사막 패턴(39)들 및 반도체막 패턴(35)들을 식각 마스크로 사용해서 탄소막(30)에 식각 공정(44)을 수행한다. 상기 식각 공정(44)은 반도체막 패턴(35)들 및 반도체 기판(10) 사이에 탄소막 패턴(31)들을 형성한다. 상기 식각 공정(44)은 도 8 및 도 9 의 식각 공정(42)과 함께 동일 챔버를 사용하도록 인 시튜(In-situ)로 수행하는 것이 바람직하다. 상기 식각 공정(44)은 탄소, 산소 및 아르곤을 바탕으로 수소 및 질소(Nitrogen), 수소 및 브롬 또는 단독으로 질소를 함유하는 식각 공정 가스를 사용해서 수행하는 것이 바람직하다. 상기 식각 공정(44)은 산소 및 아르곤을 바탕으로 수소 및 질소, 수소 및 브롬 또는 단독으로 질소를 함유하는 식각 공정 가스를 사용해서 수행할 수 있다. 이때에, 상기 탄소, 산소 및 아르곤을 바탕으로 수소 및 질소 또는 단독으로 질소를 함유하는 식각 공정 가스를 사용하는 경우, 상기 식각 공정(44)은 탄소막 패턴(31)들의 측벽에 탄소 및 질소를 함유한 폴리머 막들을 각각 형성한다. 그리고, 상기 탄소, 산소 및 아르곤을 바탕으로 수소 및 브롬을 함유하는 식각 공정 가스를 사용하는 경우, 상기 식각 공정(44)은 탄소막 패턴(31)들의 측벽에 탄소, 수소 및 브롬을 함유한 폴리머 막들을 각각 형성한다. 이를 통해 서, 상기 탄소막 패턴(31)들 사이는 소정 간격(S3)을 갖도록 형성하는 것이 바람직하다. 상기 탄소막 패턴(31)들 사이의 간격(S3)은 반도체막 패턴(35)들 사이의 간격(S2)보다 작게 형성하는 것이 바람직하다. 상기 탄소막 패턴(31)들 사이의 간격(S3)은 반도체막 패턴(35)들 사이의 간격(S2)과 동일하게 형성할 수 있다.
한편, 상기 식각 공정(44)은 탄소막 패턴(31)들 사이에 활성 영역(25)들의 반도체 기판(10) 및 소자 분리막(20)을 노출시키도록 수행한다. 상기 식각 공정(44)은 탄소막 패턴(31)들을 형성하는 동안 반도체막 패턴(35)들 상의 반사막 패턴(39)들 및 포토레지스트 패턴(40)들을 반도체 기판(10)으로부터 제거되도록 수행하는 것이 바람직하다. 또한, 상기 식각 공정(44)은 소자 분리막을 노출시킨 이후 식각 공정 가스를 이루는 산소를 실리콘 옥사이드막과 반응시켜서 소자 분리막(20)의 상면에 다른 실리콘 옥사이드 막을 형성한다. 동시에, 상기 식각 공정(44)은 반도체 기판(10)을 노출시킨 이후 식각 공정 가스를 이루는 산소를 단결정 실리콘과 반응시켜서 반도체 기판(10) 상에 다른 실리콘 옥사이드 막을 형성한다. 상기 다른 실리콘 옥사이드 막은 식각 공정(44)을 통해서 소자 분리막(20)의 상면이 활성 영역(25)들의 반도체 기판(10)의 상면보다 낮은 높이에 위치하지 않도록 해준다. 따라서, 상기 식각 공정(44)은 도 1 의 A 내지 D 영역들의 소자 분리막(20)의 상면이 활성 영역(25)들의 반도체 기판(10)의 상면보다 큰 높이에 위치되도록 해준다.
상기 탄소막 패턴(31)들 및 반도체막 패턴(35)들의 각각은 소자 분리막(20)을 갖는 반도체 기판 상에 차례로 적층되어서 자기정렬 패턴(46) 중 하나를 형성한다. 이때에, 상기 자기정렬 패턴(46)들은 선택된 하나의 활성 영역(25) 상에서 도 1 의 A 영역으로부터 D 영역까지 세 개가 배열되어서 활성 영역(25)을 가로지르도록 형성할 수 있다. 상기 자기정렬 패턴(46)들 중 하나는 선택된 하나의 활성 영역(25)의 중심을 지나도록 형성되는 것이 바람직하다. 상기 자기정렬 패턴(46)들의 나머지는 각각이 선택된 하나의 활성 영역(25)의 가장자리들 상에 위치되도록 형성되는 것이 바람직하다. 상기 자기정렬 패턴(46)들의 나머지는 활성 영역(25)의 길이 방향으로 그 영역(25)에 인접한 소자 분리막(20)의 상면을 적어도 노출시키도록 형성하는 것이 바람직하다.
계속해서, 상기 자기정렬 패턴(46)들을 식각 마스크로 사용해서 반도체 기판(10)에 식각 공정(48)을 연속적으로 수행한다. 상기 식각 공정(48)은 활성 영역(25)들의 반도체 기판(10)의 상면으로부터 그 기판(10) 아래를 향하는 소정 깊이의 채널부 홀(50)들을 형성한다. 상기 채널부 홀(50)들의 직경(L)은 탄소막 패턴(31)들 사이의 간격(S3)보다 작게 형성하는 것이 바람직하다. 상기 채널부 홀(50)들의 직경(L)은 탄소막 패턴(31)들 사이의 간격(S3)과 동일하게 형성할 수 있다. 상기 식각 공정(48)은 소자 분리막(20)에 대해서 식각률을 갖도록 수행하는 것이 바람직하다. 따라서, 상기 식각 공정(48)은 소자 분리막(20) 및 활성 영역(25)들의 반도체 기판(10) 상에 형성된 다른 실리콘 옥사이드 막을 제거함과 동시에 반도체 기판(10)을 부분적으로 식각한다. 이를 통해서, 상기 식각 공정(48)은 소자 분리막(20)의 상면이 활성 영역(25)들의 반도체 기판(10)의 상면과 적어도 동일 높이에 위치되도록 해준다. 이는 식각 공정(48)이 소자 분리막(20) 및 활성 영역(25)들의 반도체 기판(10) 사이에 줄 수 있는 물리적 어텍(Physical Attack)을 방지해준다.
한편, 상기 식각 공정(48)은 수소, 염소, 브롬 및 아르곤을 포함한 식각 공정 가스를 사용하는 것이 바람직하다. 이때에. 상기 식각 공정(48)은 채널부 홀(50)들을 한정하는 반도체 기판(10)의 측벽에 수소, 실리콘(Si) 및 브롬을 함유한 폴리머들을 각각 형성한다. 또한, 상기 식각 공정(48)은 염소 및 아르곤을 바탕으로 질소 및 플루오르 또는 단독으로 질소를 함유한 식각 공정 가스를 사용해서 수행할 수 있다. 이때에, 상기 염소 및 아르곤을 바탕으로 질소 및 플루오르 또는 단독으로 질소를 함유한 식각 공정 가스를 사용하는 경우, 상기 식각 공정(48)은 채널부 홀(50)들을 한정하는 반도체 기판(10)의 측벽에 수소, 실리콘, 브롬 및 질소를 함유한 폴리머들을 각각 형성한다.
상기 식각 공정(48)을 수행한 후, 상기 반도체 기판(10)으로부터 자기정렬 패턴(46)들 및 폴리머 막들을 제거하는 것이 바람직하다.
도 1, 도 12 및 도 13 을 참조하면, 상기 채널부 홀(50)들이 배치된 반도체 기판(10)의 전면 상에 게이트 막(60) 및 게이트 캐핑막(64)을 차례로 형성한다. 상기 게이트 막(60)은 채널부 홀(50)들을 충분히 채우도록 반도체 기판(10) 상에 형성하는 것이 바람직하다. 그리고, 상기 게이트 캐핑막(64) 상에 포토레지스트 패턴(68)들을 형성한다. 상기 포토레지스트 패턴(68)들은 채널부 홀(50)들과 정렬해서 도 1 의 자기정렬 패턴(46)들 사이에 위치되도록 라인 형태로 형성하는 것이 바람직하다. 상기 게이트 캐핑막(64)은 실리콘 나이트라이드 막(Si3N4 Layer)을 사용해서 형성하는 것이 바람직하다. 상기 게이트 캐핑막(64)은 실리콘 옥사이드 막을 사 용해서 형성할 수 있다. 상기 게이트 막(60)은 N+ 형의 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(60)은 N+ 형의 폴리실리콘 막을 단독으로 사용해서 형성할 수 있다.
도 1, 도 14 내지 도 17 을 참조하면, 상기 포토레지스트 패턴(68)들을 식각 마스크로 사용해서 게이트 캐핑막(64) 및 게이트 막(60)에 식각 공정(70)을 차례로 수행한다. 상기 식각 공정(70)은 포토레지스트 패턴(68)들 및 반도체 기판(10) 사이에 게이트 캐핑막 패턴(66)들 및 게이트막 패턴(62)들을 형성한다. 상기 식각 공정(70)은 소자 분리막(20)에 대해서 식각률을 갖도록 수행하는 것이 바람직하다. 상기 식각 공정(70)을 수행한 후, 상기 포토레지스트 패턴(68)들을 반도체 기판(10)으로부터 제거한다.
한편, 상기 게이트막 패턴(62)들 및 게이트 캐핑막 패턴(66)들의 각각은 반도체 기판(10) 상에 차례로 적층되어서 게이트 패턴(75)들 중 하나를 형성한다. 상기 게이트 패턴(75)들은 각각이 채널부 홀(50)들을 채우고 동시에 활성 영역(25)들을 가로질러서 달리도록 형성된다. 상기 소자 분리막(20)의 상면은 평평하기 때문에, 상기 식각 공정(70)은 소자 분리막(20) 상에 게이트 막(60)의 찌꺼기(Residue)를 형성하지 않고 게이트 패턴(75)들을 미세하게 형성할 수 있다. 이는 도 1 의 A 내지 D 영역들에서 게이트 패턴(75)들 및 활성 영역(25)들이 전기적으로 서로 접속되거나 또는 물리적으로 서로 접촉되는 것을 방지해준다.
상술한 바와 같이, 본 발명은 탄소막을 포함한 자기정렬 패턴들을 사용해서 채널부 홀들을 형성한 후 소자 분리막 및 활성 영역들의 반도체 기판의 상면이 적어도 동일 높이에 위치되도록 해주는 방안을 제시한다. 이를 통해서, 상기 채널부 홀들을 갖는 반도체 장치는 양호한 전기적 특성을 나타낼 수 있다.

Claims (27)

  1. 반도체 기판에 소자 분리막을 형성하되, 상기 소자 분리막은 활성 영역을 고립시키고 그리고 상기 활성 영역의 평면적은 단축 및 장축으로 한정되도록 형성되고,
    상기 활성 영역 및 상기 소자 분리막 상에 탄소막, 반도체 막 및 포토레지스트 패턴들을 차례로 적층시키되, 상기 포토레지스트 패턴들은 상기 활성 영역의 장축을 따라서 위치하여 상기 활성 영역을 가로지르도록 형성되고,
    상기 포토레지스트 패턴들 및 상기 탄소막을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 상기 반도체 막에 제 1 식각 공정을 수행하여 반도체막 패턴들을 형성하고,
    상기 포토레지스트 패턴들 및 상기 반도체막 패턴들을 식각 마스크, 상기 소자 분리막 및 상기 반도체 기판을 식각 버퍼막으로 사용해서 상기 탄소막에 제 2 식각 공정을 수행하여 탄소막 패턴들을 형성하되, 상기 탄소막 패턴들은 상기 반도체막 패턴들과 함께 사용되어서 복수 개의 자기정렬 패턴들을 구성하고, 그리고 상기 제 2 식각 공정은 식각 공정 동안 공정 가스를 사용해서 상기 활성 영역 및 상기 소자 분리막 상에 실리콘 옥사이드 막을 형성시킴과 아울러서 상기 반도체 기판으로부터 상기 포토레지스트 패턴들을 제거시키도록 수행되고,
    상기 자기정렬 패턴들 및 상기 소자 분리막을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 실리콘 옥사이드 막 및 상기 활성 영역에 제 3 식각 공정을 차례로 수행하여 상기 활성 영역에 채널부 홀들을 형성하고,
    상기 반도체 기판으로부터 상기 자기정렬 패턴들을 제거시키는 것을 포함하되,
    상기 소자 분리막의 상면은 상기 채널부 홀들을 형성한 후 상기 활성 영역의 상면과 적어도 동일한 높이에 위치되도록 형성되고, 상기 제 1 내지 제 3 식각 공정들은 식각 동안 생기는 폴리머들을 사용해서 상기 반도체막 패턴들 사이의 간격 크기, 상기 탄소막 패턴들 사이의 간격 크기 및 상기 채널부 홀들의 각각의 직경 크기를 순서적으로 작게 형성시키도록 수행되고, 상기 제 1 및 제 2 식각 공정들은 동일 챔버를 사용해서 인 시튜(In-situ)로 수행되고, 그리고 상기 탄소막은 적어도 탄소(Carbon)를 90% 이상 함유한 막을 사용해서 형성되는 것이 특징인 채널부 홀의 형성방법.
  2. 제 1 항에 있어서,
    상기 탄소막은 스핀 코팅(Spin Coating)을 사용해서 형성되는 것이 특징인 채널부 홀의 형성방법.
  3. 제 1 항에 있어서,
    상기 탄소막은 화학 기상 증착(Chemical Vapor Deposition)을 사용해서 형성하는 것이 특징인 채널부 홀의 형성방법.
  4. 제 1 항에 있어서,
    상기 반도체 막은 실리콘을 함유한 막을 사용해서 형성되는 것이 특징인 채널부 홀의 형성방법.
  5. 제 1 항에 있어서,
    상기 포토레지스트 패턴들 및 상기 반도체 막 사이에 반사막을 형성하는 것을 더 포함하되,
    상기 제 1 식각 공정은 상기 포토레지스트 패턴들 및 상기 탄소막을 식각 마스크 및 식각 버퍼막으로 각각 사용하여 상기 반사막 및 상기 반도체 막에 차례로 수행되어서 상기 반도체막 패턴들 상에 반사막 패턴들이 형성되는 것이 특징인 채널부 홀의 형성방법.
  6. 제 1 항에 있어서,
    상기 제 1 식각 공정은 탄소, 수소, 불소 및 아르곤을 포함하는 공정 가스를 사용해서 수행되는 것이 특징인 채널부 홀의 형성방법.
  7. 제 1 항에 있어서,
    상기 제 2 식각 공정은 탄소, 산소 및 아르곤을 바탕으로 수소 및 질소, 수소 및 브롬, 또는 단독으로 질소를 포함하는 상기 공정 가스를 사용해서 수행되는 것이 특징인 채널부 홀의 형성방법.
  8. 제 1 항에 있어서,
    상기 제 3 식각 공정은 수소, 염소, 브롬 및 아르곤을 포함하는 공정 가스를 사용해서 수행되는 것이 특징인 채널부 홀의 형성방법.
  9. 반도체 기판에 소자 분리막 및 활성 영역을 형성하되, 상기 활성 영역은 평면적으로 단축 및 장축으로 한정되도록 상기 소자 분리막으로 고립시키고,
    상기 활성 영역 및 상기 소자 분리막 상에 탄소막, 반도체 막 및 포토레지스트 패턴들을 차례로 적층시키되, 상기 포토레지스트 패턴들은 상기 활성 영역의 장축을 따라서 위치하여 상기 활성 영역을 가로지르도록 형성되고,
    상기 포토레지스트 패턴들 및 상기 탄소막을 식각 마스크 및 식각 버퍼막으로 각각 사용해서 상기 반도체 막에 제 1 식각 공정을 수행하여 반도체막 패턴들을 형성하고,
    상기 포토레지스트 패턴들 및 상기 반도체막 패턴들을 식각 마스크, 상기 소자 분리막 및 상기 반도체 기판을 식각 버퍼막으로 사용해서 상기 탄소막에 제 2 식각 공정을 수행하여 탄소막 패턴들을 형성하되, 상기 탄소막 패턴들은 상기 반도체막 패턴들과 함께 사용되어서 복수 개의 자기정렬 패턴들을 구성하고, 그리고 상기 제 2 식각 공정은 식각 공정 동안 공정 가스를 사용해서 상기 활성 영역 및 상기 소자 분리막 상에 실리콘 옥사이드 막을 형성시킴과 아울러서 상기 반도체 기판으로부터 상기 포토레지스트 패턴들을 제거시키도록 수행되고,
    상기 자기정렬 패턴들 및 상기 소자 분리막을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 실리콘 옥사이드 막 및 상기 활성 영역에 제 3 식각 공정을 차례로 수행하여 상기 활성 영역에 채널부 홀들을 형성하고,
    상기 반도체 기판으로부터 상기 자기정렬 패턴들을 제거시키고,
    상기 채널부 홀들과 각각 정렬하는 게이트 패턴들을 형성하는 것을 포함하되,
    상기 소자 분리막의 상면은 상기 채널부 홀들을 형성한 후 상기 활성 영역의 상면과 적어도 동일한 높이에 위치되도록 형성되고, 상기 제 1 내지 제 3 식각 공정들은 식각 동안 생기는 폴리머들을 사용해서 상기 반도체막 패턴들 사이의 간격 크기, 상기 탄소막 패턴들 사이의 간격 크기 및 상기 채널부 홀들의 각각의 직경 크기를 순서적으로 작게 형성시키도록 수행되고, 상기 제 1 및 제 2 식각 공정들은 동일 챔버를 사용해서 인 시튜(In-situ)로 수행되고, 그리고 상기 탄소막은 적어도 탄소(Carbon)를 90% 이상 함유한 막을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  10. 제 9 항에 있어서,
    상기 게이트 패턴들을 형성하는 것은,
    상기 채널부 홀들을 갖는 반도체 기판의 전면 상에 게이트 막 및 게이트 캐핑막을 차례로 적층시키고,
    상기 게이트 캐핑막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 채널부 홀들과 중첩하도록 형성되고,
    상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 게이트 캐핑막 및 상기 게이트 막을 차례로 식각하고,
    상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하되,
    상기 게이트 막은 상기 채널부 홀을 충분히 채우도록 상기 반도체 기판 상에 형성되는 것이 특징인 반도체 장치의 형성방법.
  11. 제 10 항에 있어서,
    상기 게이트 막은 차례로 적층된 N+ 형의 폴리실리콘 막 및 금속 실리사이드 막을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  12. 제 10 항에 있어서,
    상기 게이트 캐핑막은 실리콘 나이트라이드 막 및 실리콘 옥사이드 막 중 하나를 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  13. 제 9 항에 있어서,
    상기 탄소막은 스핀 코팅을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  14. 제 9 항에 있어서,
    상기 탄소막은 화학 기상 증착을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  15. 제 9 항에 있어서,
    상기 반도체 막은 실리콘을 함유한 막을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  16. 제 9 항에 있어서,
    상기 포토레지스트 패턴들 및 상기 반도체 막 사이에 반사막을 형성하는 것을 더 포함하되,
    상기 제 1 식각 공정은 상기 포토레지스트 패턴들 및 상기 탄소막을 식각 마스크 및 식각 버퍼막으로 각각 사용하여 상기 반사막 및 상기 반도체 막에 차례로 수행되어서 상기 반도체막 패턴들 상에 반사막 패턴들이 형성되는 것이 특징인 반도체 장치의 형성방법.
  17. 제 9 항에 있어서,
    상기 제 1 식각 공정은 탄소, 수소, 불소 및 아르곤을 포함하는 공정 가스를 사용해서 수행되는 것이 특징인 반도체 장치의 형성방법.
  18. 제 9 항에 있어서,
    상기 제 2 식각 공정은 탄소, 산소 및 아르곤을 바탕으로 수소 및 질소, 수소 및 브롬, 또는 단독으로 질소를 포함하는 상기 공정 가스를 사용해서 수행되는 것이 특징인 반도체 장치의 형성방법.
  19. 제 9 항에 있어서,
    상기 제 3 식각 공정은 수소, 염소, 브롬 및 아르곤을 포함하는 공정 가스를 사용해서 수행되는 것이 특징인 반도체 장치의 형성방법.
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