KR20070049340A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀지역 및 주변지역으로 구획되고, 주변지역에 NMOS 및 PMOS 형성 영역이 정의된 반도체기판을 마련하는 단계와, 상기 셀지역 및 주변지역의 NMOS 및 PMOS 형성 영역 각각에 트렌치를 형성하는 단계와, 상기 트렌치 표면에 측벽산화막을 형성하는 단계와, 상기 셀지역 및 주변지역의 NMOS 형성 영역에 라이너질화막을 형성하는 단계와, 상기 라이너질화막을 포함한 기판의 전면 상에 라이너산화막을 형성하는 단계 및 상기 각 영역의 트렌치내에 매립산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1a 내지 도 1c는 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21: 반도체기판 22: 패드산화막

23: 패드질화막 24: 트렌치

25: 측벽산화막 26: 제1감광막패턴

27: 라이너질화막 28: 제2감광막패턴

29: 라이너산화막 30: 매립산화막

30a: 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하 게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 소자분리 영역의 폭 역시 함께 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

여기서, 현재 수행하고 있는 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.

도 1a를 참조하면, NMOS 및 PMOS 형성 영역이 정의된 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(3)을 식각한 후, 이어서, 상기 패드산화막(2)과 노출된 실리콘 기판 부분을 식각하여 트렌치(4)를 형성한다.

도 1b를 참조하면, 상기 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 상기 결과물에 대한 희생산화 공정을 수행하고, 이를 통해, 트렌치의 표면에 측벽산화막(5)을 형성한다. 그런다음, 기판의 전면 상에 라이너(liner)질화막(6)을 증착한 후, 상기 라이너질화막(6) 상에 라이너질화막과 후속 트렌치에 증착하는 매립산화막간의 계면 안정을 위해 라이너산화막(7)을 형성한다.

여기서, 상기 라이너질화막은 캐패시터(capacitor)와 연결된 접합 누설전류를 감소시키기는 역할을 하여 캐패시터에 저장된 전하의 자연적인 방전시간을 증가시킨다. 즉, 캐패시터의 축전되는 전하의 유지시간(data charge retention time)을 증가시키는 역할을 하여 소자의 리프레쉬 특성을 향상시킨다.

도 1c를 참조하면, 상기 트렌치(4)가 완전 매립되도록 상기 기판 결과물 상에 매립산화막을 CVD(Chemical Vapor Deposition)공정을 통해 두껍게 증착한 후, 상기 패드질화막(3)이 노출될 때까지 상기 매립산화막을 CMP(Chemical Mechanical Polishing)한다. 그런다음, 상기 패드질화막과 패드산화막을 차례로 제거하여 소자분리막을(8) 형성한다.

전술한 바와 같이, 종래의 STI 공정을 이용한 소자분리막 형성방법에서 캐패시터에 축전되는 전하의 유지시간을 증가시키기 위해 라이너질화막을 형성한다.

한편, NMOS 형성 영역에서의 라이너질화막은 문제가 없지만, 특히, PMOS 형성 영역에서의 라이너질화막은 핫 일렉트론(hot electron)에 의한 트랜지스터(Transistor)의 열화를 발생시킬 수 있다. 다시말하면, 반도체 소자의 고집적화로 인해 채널길이가 짧아짐에 따라 문턱전압 이하의 게이트 인가 전압영역에서 핫 일렉트론에 의한 열화가 증가되어 채널간에 원치 않는 펀치-쓰루 누설전류(Punch-through Leakage Current)가 증가하게 된다. 이와 같은, 핫 일렉트론에 의한 펀치-쓰루 누설전류 증가 현상을 Hot Electron Induced Punch-through(이하, HEIP) 현상이라 말하며, 이러한 HEIP 현상이 심화되면 PMOS 형성 영역에서 트랜지스터의 off 특성이 열화된다.

더욱이, PMOS 형성 영역에 라이너질화막을 형성하게 되면, PMOS 형성 영역에서 HEIP 현상에 의한 트랜지스터의 off 특성의 열화가 증가한다. 즉, PMOS 형성 영역에서 발생된 핫 일렉트론 또는 제조공정 중에서 발생된 일렉트론들이 라이너질화막에 의한 포텐셜 월(potential wall)에 트랩(trap)된다.

이처럼, 라이너질화막에 트랩된 일렉트론들은 에지 채널(edge channel)에 전기장을 형성시켜 기판으로 부터 에치 채널쪽으로 홀(hole)을 끌어당기게 되어 에치 채널에서 전기장이 매우 증가하게 된다. 결국 라이너질화막에 트랩된 일렉트론들에 의해 HEIP 현상이 매우 증가하게 되어 소자의 신뢰성을 저하시킨다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, STI 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀지역 및 주변지역으로 구획되고, 주변지역에 NMOS 및 PMOS 형성 영역이 정의된 반도체기판을 마련하는 단계; 상기 셀지역 및 주변지역의 NMOS 및 PMOS 형성 영역 각각에 트렌치를 형성하는 단계; 상기 트렌치 표면에 측벽산화막을 형성하는 단계; 상기 셀지역 및 주변지역의 NMOS 형성 영역에 라이너질화막을 형성하는 단계; 상기 라이너질화막을 포함한 기판의 전면 상에 라이너산화막을 형성하는 단계; 및 상기 각 영역의 트렌치내에 매립산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 셀지역 및 주변지역의 NMOS 형성 영역에 라이너질화막을 형성하는 단계는, 상기 기판의 전면 상에 주변지역의 NMOS 형성 영역을 노출시키는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 포함한 기판 결과물 상에 라이너질화막을 형성하는 단계; 상기 라이너질화막을 포함한 기판의 전면 상에 주변지역의 PMOS 형성 영역을 노출시키는 제2감광막패턴을 형성하는 단계; 상기 제1감광막패턴 상에 형성된 라이너질화막을 제거하는 단계; 및 상기 제1 및 제2감광막패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.

상기 라이너질화막은 PECVD 공정에 따라 150∼400℃ 온도 및 0.1∼10Torr 압력에서 SiH4, SiCl2H2 및 SiH6으로 구성된 그룹으로부터 선택되는 어느 하나의 소스가스와 N2 또는 NH3의 반응가스를 사용하여 20∼150Å 두께로 형성하는 것을 특징으로 한다.

상기 라이너질화막을 제거하는 단계는 H3PO4 용액, 희석된 HF계열의 용액 및 NH4F 용액으로 구성된 그룹으로부터 선택되는 어느 하나의 용액을 사용하여 습식식각으로 수행하는 것을 특징으로 한다. 또는, 상기 라이너질화막을 제거하는 단계는 건식식각으로 CF4, CHF3, C2F6, NF3 및 SF6으로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 사용하여 건식식각으로 수행하는 것을 특징으로 한다.

게다가, 상기 제1 및 제2감광막패턴을 제거한 후, 기판 결과물에 대해 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 한다.

여기서, 상기 열처리는 N2 가스 분위기에서 600∼1100℃ 온도로 수행하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

본 발명의 바람직한 실시예에서는 주변지역의 NMOS 및 PMOS 형성 영역에 대해 도시하고, 설명하기로 한다.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 주변지역에 NMOS 및 PMOS 형성 영역이 정의된 반도체기판(21)을 마련한 후, 상기 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 증착한다. 그런다음, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막(23)을 공지의 식각 공정을 통해 식각한 후, 연이어, 상기 패드질화막(23)을 이용하여 패드산화막(22) 및 기판(21) 부분을 식각하여 주변지역 NMOS 및 PMOS 형성 영역 각각에 트렌치(24)를 형성한다. 다음으로, 상기 트렌치 형성을 위한 식각시의 식각 데미지(etch damage)를 회복시키기 위해 트렌치(24)의 표면에 측벽산 화막(25)을 형성한다.

도 2b를 참조하면, 상기 측벽산화막(25)을 포함한 기판의 전면 상에 주변지역 NMOS 형성 영역을 노출시키는 제1감광막패턴(26)을 형성한다. 그런다음, 상기 제1감광막패턴(26)을 포함한 기판 결과물 상에 캐패시터의 축전되는 전하의 유지 시간을 증가시키기 위한 라이너질화막(27)을 형성한다. 여기서, 상기 라이너질화막(27)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 따라 150∼400℃ 온도 및 0.1∼10Torr 압력에서 SiH4, SiCl2H2 또는 SiH6 중에서 어느 하나의 소스가스와 N2 또는 NH3의 반응가스를 사용하여 20∼150Å 두께로 형성한다.

도 2c를 참조하면, 상기 라이너질화막(27)을 포함한 기판의 전면 상에 주변지역 PMOS 형성 영역을 노출시키는 제2감광막패턴(28)을 형성한다. 그런다음, 상기 제1감광막패턴(26) 상에 형성된 라이너질화막을 제거하여 주변지역 NMOS 형성 영역에만 라이너질화막(27)이 형성되는 특징을 갖도록 한다.

즉, NMOS 형성 영역에만 라이너질화막이 형성되도록 하기 위해 제1 및 제2감광막패턴을 사용하여 수행함으로써, 상기 PMOS 형성 영역에는 라이너질화막이 형성되지 않아 PMOS 형성 영역에서 라이너질화막으로 인해 발생되는 문제점들을 해결할 수 있다.

여기서, 상기 제1감광막패턴(26) 상에 형성된 라이너질화막의 제거는 H3PO4 용액, 희석된 HF계열의 또는 NH4F 용액 중에서 어느 하나의 용액을 사용하여 습식식각으로 수행하거나, 또는, CF4, CHF3, C2F6, NF3 또는 SF6 중에서 어느 하나의 가스를 사용하여 건식식각으로 수행한다.

도 2d를 참조하면, 상기 제1 및 제2감광막패턴을 O2 플라즈마 방식으로 동시에 제거하여 주변지역 NMOS 형성 영역에 형성된 라이너질화막(27)을 노출시킨다. 그런다음, 상기 기판 결과물에 대해 N2 가스 분위기에서 600∼1100℃ 온도로 열처리를 수행한다. 다음으로, 상기 기판 결과물 상에 후속 트렌치에 증착하는 매립산화막간의 계면 안정을 위해 라이너산화막(29)을 형성한 후, 상기 라이너질화막(27)이 형성된 트렌치가 매립되도록 기판의 전면 상에 매립산화막(30)을 증착한다.

여기서, 상기 매립산화막(30)은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition), O3-TEOS APCVD(Atmospheric Pressure CVD), O3-TEOS Sub- APCVD, 용액 spin-coating, ALCVD(Atomic Layer CVD) 또는 MLCVD(Molecular Layer CVD) 방식에 따라 증착한다.

도 2e를 참조하면, 상기 패드질화막(23)이 노출될 때까지 매립산화막(30)을 CMP(Chemical Mechanical Polishing) 하거나, 또는, 에치백(etch-back)한 후, 상기 패드질화막과 패드산화막을 식각하여 본 발명에 따른 반도체 소자의 소자분리막(30a)을 형성한다.

전술한 바와 같이, 본 발명은 주변지역 PMOS 형성 영역의 소자분리막 형성을 위한 트렌치 내에 형성된 라이너질화막의 문제점을 해결하기 위해, 감광막패턴을 이용하여 라이너질화막을 인해 문제되는 주변지역 PMOS 형성 영역에는 라이너질화막을 형성하지 않고, 주변지역 NMOS 형성 영역에만 라이너질화막을 형성함으로써, 주변지역 PMOS 형성 영역에서 라이너질화막으로 인해 발생하는 문제점들을 해결할 수 있으며, 또한, 주변지역 NMOS 형성 영역에서 라이너질화막은 캐패시터의 축전되 는 전하의 유지시간(data charge retention time)을 증가시키는 역할을 하여 리프레쉬 특성을 향상시킬 수 있다.

이상에서와 같이, 본 발명은 소자분리막을 위한 트렌치 내에 형성하는 라이너질화막을 셀지역 및 주변지역 NMOS 형성 영역에만 형성하고, 주변지역 PMOS 형성영역에는 형성하지 않음으로 인해서, 주변지역 PMOS 형성 영역에 형성된 라이너질화막으로 인한 발생하는 문제점들을 해결할 수 있으며, 또한, 셀 지역 및 주변지역 NMOS 형성 영역에서의 라이너질화막의 특성을 그대로 살릴 수 있어 리프레쉬 특성을 향상 시킬 수 있다.

또한, 본 발명은 STI 공정의 신뢰성을 높일 수 있으며, 나아가 소자의 수율 향상을 기대할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다

Claims (7)

1. 셀지역 및 주변지역으로 구획되고, 주변지역에 NMOS 및 PMOS 형성 영역이 정의된 반도체기판을 마련하는 단계;

   상기 셀지역 및 주변지역의 NMOS 및 PMOS 형성 영역 각각에 트렌치를 형성하는 단계;

   상기 트렌치 표면에 측벽산화막을 형성하는 단계;

   상기 셀지역 및 주변지역의 NMOS 형성 영역에 라이너질화막을 형성하는 단계;

   상기 라이너질화막을 포함한 기판의 전면 상에 라이너산화막을 형성하는 단계; 및

   상기 각 영역의 트렌치내에 매립산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 셀지역 및 주변지역의 NMOS 형성 영역에 라이너질화막을 형성하는 단계는

   상기 기판의 전면 상에 주변지역의 NMOS 형성 영역을 노출시키는 제1감광막패턴을 형성하는 단계;

   상기 제1감광막패턴을 포함한 기판 결과물 상에 라이너질화막을 형성하는 단계;

   상기 라이너질화막을 포함한 기판의 전면 상에 주변지역의 PMOS 형성 영역을 노출시키는 제2감광막패턴을 형성하는 단계;

   상기 제1감광막패턴 상에 형성된 라이너질화막을 제거하는 단계; 및

   상기 제1 및 제2감광막패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 라이너질화막은 PECVD 공정에 따라 150∼400℃ 온도 및 0.1∼10Torr 압력에서 SiH4, SiCl2H2 및 SiH6으로 구성된 그룹으로부터 선택되는 어느 하나의 소스가스와 N2 또는 NH3의 반응가스를 사용하여 20∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 2 항에 있어서, 상기 라이너질화막을 제거하는 단계는 H3PO4 용액, 희석된 HF계열의 용액 및 NH4F 용액으로 구성된 그룹으로부터 선택되는 어느 하나의 용액을 사용하여 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 2 항에 있어서, 상기 라이너질화막을 제거하는 단계는 CF4, CHF3, C2F6, NF3 및 SF6으로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 사용하여 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 제 2 항에 있어서, 상기 제1 및 제2감광막패턴을 제거한 후, 기판 결과물에 대해 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
7. 제 6 항에 있어서, 상기 열처리는 N2 가스 분위기에서 600∼1100℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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