JP2005328049A - トレンチ素子分離膜を含む半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】 電荷トラップを防止し、高いゲート電圧が印加できるトレンチ素子分離膜を含む半導体素子及びその製造方法を提供する。
【解決手段】 トレンチの内側表面に形成されて、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の絶縁膜、及び電荷トラップ防止絶縁膜上に形成された窒化膜ライナーを含む半導体素子。
【選択図】 図１５

Description

本発明は、半導体素子及びその製造方法に係り、より具体的には、高いゲート電圧が印加されるトレンチ素子分離膜を含む半導体素子及びその製造方法に関する。
半導体技術の進歩と共に半導体素子の高集積化が進められている。それに伴い、パターンに対する微細化の必要性が徐々に高まっており、パターンのサイズも徐々に精密化されている。そのような傾向は、半導体素子において広い領域を占める素子分離膜にも適用される。
従来の半導体ディバイスの素子分離膜としては、一般にＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜が利用された。しかし、ＬＯＣＯＳ方式の素子分離膜は、その周縁にバーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ）が生じて、活性領域の面積を減少させつつ漏れ電流を発生させるという短所を有する。
最近では、狭い幅を有し、且つ優秀な素子分離特性を有するトレンチ素子分離膜が広く採用されている。
図１は、従来のトレンチ素子分離膜を説明するための図面である。
図１を参照すれば、半導体基板１０には所定の深さにエッチングされたトレンチ１６が形成されている。その時、トレンチ１６を形成するドライエッチング工程によってトレンチ１６の内側表面にはシリコン格子欠陥及びダメージが発生しうる。シリコン格子欠陥及びダメージを減少するために、トレンチ１６の内側表面に側壁酸化膜１８を形成する。側壁酸化膜１８は、５０ないし１００Å以下の厚さ（ｄ部分）を有する薄膜で形成される。その後、側壁酸化膜１８の表面に窒化膜ライナー２０を形成する。窒化膜ライナー２０は、後続工程で側壁酸化膜１８をそれ以上酸化させず、最終的に形成されたトレンチ素子分離膜２５の絶縁特性を強化させる。トレンチ１６に絶縁物、例えば、高密度プラズマ酸化膜２２を埋め込んでトレンチ素子分離膜２５を完成させる。
しかし、側壁酸化膜１８を均一な厚さの薄膜に形成するには、以下の問題点が発生する。
まず、側壁酸化膜１８が薄い場合を説明する。一般的に、シリコン窒化膜は、電荷をトラップする性質が優秀であり、非揮発性メモリで電荷トラップ素子として多く活用されている。ところが、高集積半導体モストランジスタのホットキャリアは高エネルギーを有しているため、薄膜のゲート酸化膜３２にジャンプするか、側壁酸化膜１８を貫通して窒化膜ライナー２０でトラップされやすい。窒化膜ライナー２０にトラップされるホットキャリアは、ほぼ負電圧、すなわち、電子５０である。
電子５０の凝集は、基板１０の両電荷、すなわち、ホール５２を素子分離膜２５の外周に配列させる。配列されたホール５２は、素子分離膜２５を挟んで分離された接合領域４０ａ、４０ｂの間を連結させる電流通路として作用する。それにより、基板１０には漏れ電流が流れる。また、凝集された電子５０は、基板１０の上面の素子分離膜２５の周縁に電流通路を形成して更に他の漏れ電流を発生させる。ここで、ゲート電極３８は、活性領域上の第１ゲート電極３４と素子分離膜２５上の第２ゲート電極３６とを含む。
図２及び図３は、電荷トラップによる閾電圧Ｖｔｈの変化を示した図面である。
図２は、チャージポンピング方法により閾電圧を測定したグラフである。チャージポンピング方法は、ゲート電極３８にパルス電圧を加え、基板１０は基準電圧、例えば、０Ｖに設定する。その後、パルス電圧の変化によるソースとドレーンとの間の反転状態と蓄積状態で基板１０に流れるそれぞれの漏れ電流値を測定する。すなわち、チャージポンピング方法は、ゲート酸化膜３２の界面状態を測定することである。図２によれば、電荷トラップがある場合には、ソース及びドレーンからの漏れ電流が更に増加することが分かる。すなわち、蓄積された電子による電流値が負（−）の方向に大きくなる。したがって、電荷トラップがある場合には、閾電圧が減少する。特に、ＰＭＯＳの場合には、閾電圧の影響が大きい。
図３は、ゲート電極３８にパルス電圧を加える回数による閾電圧の変化を示したものである。図３によれば、グラフの下部から上部に上がるほど、パルス電圧を加える回数が増加する。パルス電圧を加える回数が増加するほど、素子分離膜２５にトラップされる電子数は多くなる。トラップされる電子数の増加は、閾電圧の変化を引き起こして正常状態の閾電圧に至る前に閾電圧の曲がった部分（ａ部分）を発生させる。
次いで、図４を参照して側壁酸化膜１８が厚い場合を説明する。図４は、トレンチ１６と基板１０との距離によるボロン（Ｂ）の濃度を示したグラフである。側壁酸化膜１８が厚ければ、局部的な応力が発生して基板１０に欠陥を発生させる。それにより、基板１０の欠陥を通じて基板１０内のボロンが素子分離膜２５に広がる。したがって、素子分離膜２５と基板１０のとの境界付近でのボロンの濃度は急激に減少する。合せて、基板１０の欠陥による漏れ電流も共に増加する。
そのような問題点を解決するために、側壁酸化膜１８の厚さを適切に調節する素子分離膜とその製造方法とが特許文献１に開示されている。しかし、前記特許文献１は、低電圧、例えば、約３．３Ｖのゲート電圧が加えられるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子に関するものであり、高いゲート電圧、例えば、１０Ｖ以上が印加される半導体素子（以下、高電圧素子）には適用され得ない。
ところが、前記特許文献１で提示したように、側壁酸化膜の厚さの増加のみでは、高電圧素子で効果的に電荷トラップを防止できない。具体的に、高電圧素子に適用するために側壁酸化膜を更に厚くすれば、局部的な応力及び漏れ電流が発生する。それにより、高電圧素子の信頼度は致命的な損傷を受ける。
米国特許第６，４８６，５１７号明細書
本発明が達成しようとする技術的課題は、電荷トラップを防止して応力集中による欠陥が発生せず、高いゲート電圧が印加できるトレンチ素子分離膜を含む半導体素子を提供するところにある。
また、本発明が達成しようとする他の技術的課題は、電荷トラップを防止して応力集中による欠陥が発生せず、高いゲート電圧が印加できるトレンチ素子分離膜を含む半導体素子の製造方法を提供するところにある。
前記技術的課題を達成するための本発明に係るトレンチ素子分離膜を含む半導体素子は、トレンチが形成された半導体基板と、前記トレンチの内側表面に形成されて、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜と、前記電荷トラップ防止絶縁膜上に形成された窒化膜ライナーと、を含む。
前記電荷トラップ防止絶縁膜は、側壁酸化膜／窒素が含まれたＣＶＤ酸化膜でありうる。
本発明に係る素子分離膜は、トレンチが形成された半導体基板と、前記トレンチの内側表面に少なくとも１５０Å以上の厚さを有し、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜と、前記電荷トラップ防止絶縁膜上に形成された窒化膜ライナーと、を含む。
前記電荷トラップ防止絶縁膜の厚さは、１５０ないし４００Åであることが好ましく、１８０ないし２５０Åであることが更に好ましい。
前記ＣＶＤ酸化膜は、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つのガスが含まれたガス雰囲気で熱処理して形成できる。また、前記ＣＶＤ膜は、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つのガスが含まれたガス雰囲気でプラズマ処理して形成できる。
前記ＣＶＤ酸化膜の厚さは、１００ないし３５０Åであることが好ましい。
前記電荷トラップ防止絶縁膜は、側壁酸化膜及び窒素を含有するＣＶＤ酸化膜が順次に形成された複合膜でありうる。その時、前記側壁酸化膜の厚さは、１０ないし１５０Åでありうる。
前記トレンチの上端部はラウンド処理されうる。
前記他の技術的課題を達成するための本発明に係るトレンチ素子分離膜を含む半導体素子の製造方法は、まず、半導体基板の選択された領域にトレンチを形成する。その後、前記トレンチの内側表面に形成されて、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜を形成する。前記電荷トラップ防止絶縁膜上に窒化膜ライナーを形成する。
前記ＣＶＤ酸化膜と前記トレンチの内側表面との間に側壁酸化膜を更に形成できる。
本発明に係るトレンチ素子分離膜を含む半導体素子の製造方法は、まず、半導体基板の選択された領域にトレンチを形成する。その後、前記トレンチの内側表面に犠牲酸化膜を形成する。前記犠牲酸化膜を湿式エッチングにより除去する。前記トレンチの内側表面に、少なくとも１５０Å以上の厚さを有し、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜を形成する。前記電荷トラップ防止絶縁膜上に窒化膜ライナーを形成する。
前記電荷トラップ防止絶縁膜の厚さは、１５０ないし４００Åであることが好ましく、１８０ないし２５０Åであることが更に好ましい。
本発明に係る高いゲート電圧が印加されるトレンチ素子分離膜及びその製造方法によれば、高い電荷トラップ防止の特性を有する窒素含有ＣＶＤ酸化膜をトレンチ領域の内側表面に所定の厚さに形成することで、基板からライナー状である窒化膜への電荷トラップを防止できる。
また、電荷トラップを防止する絶縁膜のＣＶＤ酸化膜は、熱酸化膜と違って、膜形成後に残存する残留応力が小さいため、印加されるゲート電圧によって厚さの調節を自由にできる。
更に、側壁酸化膜の厚さは非常に薄く、且つ残留応力による基板の欠陥がほぼないため、基板から素子分離膜へのボロンの浸入を防止できる。
一方、犠牲酸化膜処理を行って、側壁酸化膜の厚さを薄くし、且つＣＶＤ酸化膜の厚さは十分に確保することで、最適の電荷トラップ防止及び残留応力除去を具現できる。併せて、犠牲酸化膜を除去し、且つトレンチの上端部がラウンド処理されて、電界集中を防止する付加的な効果も得られる。
以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明する。以下で説明される実施形態は多様な形態に変形でき、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明を更に完全に説明するために提供されるものである。
本発明のトレンチ素子分離膜の製造方法が適用される素子は、高集積回路の半導体素子、プロセッサ、ＭＥＭ’ｓ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ）素子、光電子素子、ディスプレイ素子などの微細電子素子である。
以下の実施形態では、ゲート電圧が１０Ｖ以上の高電圧が印加される半導体素子を例として挙げて説明する。
図５ないし図１４は、本発明の実施形態によるトレンチ素子分離膜の製造方法を示した断面図である。
図５を参照すれば、集積回路基板１００、例えば、シリコン基板上にパッド酸化膜１０２とハードマスク用の窒化膜１０４とを順次に形成する。次いで、窒化膜１０４上に有機ＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）（図示せず）及びフォトレジスト１０８を塗布する。パッド酸化膜１０２は、基板１００と窒化膜１０４との間の応力を減少させるために形成するものであって、２０ないし２００Å厚さに、好ましくは、約１００Åの厚さに形成する。窒化膜１０４は、トレンチ領域形成のためのエッチング時にハードマスクとして使用されるものであって、シリコン窒化物を５００ないし２０００Åの厚さに、好ましくは、８００ないし８５０Åの厚さに蒸着して形成する。蒸着方法は、通常の方法、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）を利用し得る。
図６を参照すれば、活性領域を定義するフォトレジストパターン１０８ａを形成する。その後、フォトレジストパターン１０８ａをマスクとしてドライエッチング方法で窒化膜１０４とパッド酸化膜１０２とをエッチングして、窒化膜パターン１０４ａとパッド酸化膜パターン１０２ａとからなるパッドマスク１０６を形成する。窒化膜１０４をエッチングする時には、フッ化炭素系のガスを使用する。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系のガス、例えば、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６などのようなガスまたはそれらの混合ガスを使用する。その時、雰囲気ガスとしては、Ａｒガスを使用しうる。
図７を参照すれば、フォトレジストパターン１０８ａを除去した後、パッドマスク１０６をエッチングマスクとして使用して、露出された基板１００を異方性ドライエッチングして活性領域を限定するトレンチ素子分離領域１１０を形成する。フォトレジストパターン１０８ａは、通常の方法、例えば、酸素プラズマを使用して、アッシングした後に有機ストリップで除去できる。トレンチ素子分離領域１１０の深さは、素子分離に十分な深さに形成する。
図８を参照すれば、トレンチ領域１１０の内側表面、底面及びパッド酸化膜パターン１０２ａの側壁に犠牲酸化膜１１２を形成する。犠牲酸化膜１１２は、トレンチ領域１１０の形成のためのエッチング工程時に発生した損傷及び応力を除去するために形成する。また、犠牲酸化膜１１２は、後続工程で側壁酸化膜（図９の１１４）の厚さを最小化するためのものである。犠牲酸化膜１１２は、熱酸化膜で形成し、１０ないし２００Åの厚さに形成する。
図９を参照すれば、犠牲酸化膜１１２を湿式エッチングにより除去してトレンチの内側表面を露出させる。犠牲酸化膜１１２は、希釈されたＨＦまたはＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用して除去する。犠牲酸化膜１１２を除去すれば、トレンチ１１０の内側壁の上端部はラウンド処理される。それにより、トレンチ１１０の上端部での電界集中を防止できる。その後、露出されたトレンチ領域１１０の内側表面及びパッド酸化膜パターン１０２ａの側壁に側壁酸化膜１１４を形成する。側壁酸化膜１１４の厚さは、残留応力を最小化するための程度、例えば、１０ないし１５０Åであることが好ましく、８０ないし１２０Åであることが更に好ましい。
図１０を参照すれば、前記結果物が形成された基板１００の前面に窒素含有ＣＶＤ酸化膜１１６を蒸着する。窒素が含まれたＣＶＤ酸化膜１１６は、窒素が含まれたガス雰囲気で約８００℃で熱処理して形成できる。雰囲気ガスは、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つでありうる。すなわち、ＣＶＤ酸化膜１１６を形成した後、窒素を含んだガス雰囲気で熱処理すれば、ＣＶＤ酸化膜１１６の内部に窒素が固溶される。
また、窒素が含まれたＣＶＤ酸化膜１１６は、窒素が含まれた雰囲気ガスをプラズマ処理して形成できる。雰囲気ガスは、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つでありうる。すなわち、ＣＶＤ酸化膜１１６を形成する過程で、窒素含有ガスをプラズマ処理すると共に反応させて形成する。これにより、窒素の豊富なＣＶＤ酸化膜１１６が形成される。
ＣＶＤ酸化膜１１６の厚さは、加えられるゲート電圧の大きさに応じて８０ないし３５０Åであることが好ましく、１５０ないし２５０Åであることが更に好ましい。その時、加えられるゲート電圧が大きければ、ＣＶＤ酸化膜１１６を厚くし、小さければ、ＣＶＤ酸化膜１１６を薄くしうる。ＣＶＤ酸化膜１１６は、熱酸化膜とは違って、残留応力をあまり残さないため、熱酸化膜に比べて厚くし得る。
また、ＣＶＤ酸化膜１１６に窒素を加えれば、側壁酸化膜１１４とＣＶＤ酸化膜１１６との界面でＣＶＤ酸化膜１１６のダングリング欠陥と窒素とが結合して欠陥を除去する。また、ＣＶＤ酸化膜１１６の内部の空孔に窒素が浸入することで空孔を除去する。したがって、窒素を利用して欠陥を除去するため、欠陥による電荷トラップを防止できる。
本発明の実施形態による電荷トラップを防止する絶縁膜は、側壁酸化膜１１４及び窒素を含有するＣＶＤ酸化膜１１６が順次に形成された複合膜となりうる。その時、前記複合膜の厚さは、１５０ないし４００Åであることが好ましく、１８０ないし２５０Åであることが更に好ましい。複合膜が１５０Åより薄ければ、電荷トラップ防止の効果が減少し、４００Åより厚ければ、後続工程で充填材（図１４の１２０）を埋め込み難くなる。
図１１を参照すれば、ＣＶＤ酸化膜１１６上に窒化膜ライナー１１８を蒸着する。窒化膜ライナー１１８は、トレンチ領域１１０の内側表面に沿って整合的に形成されたライナー状であることが好ましい。窒化膜１１８は、後続工程でＣＶＤ酸化膜１２０をそれ以上酸化させず、最終的に形成されたトレンチ素子分離膜（図１４の１２５）の絶縁特性を強化させる。窒化膜ライナー１１８は、５０Å〜３００Åの厚さに形成できる。選択的に、窒化膜１１８上にキャッピング膜（図示せず）を更に形成してもよい。キャッピング膜は、窒化膜ライナー１１８が後続工程で損傷することを防止するために形成するものであって、ＭＴＯ（ｍｉｄｄｌｅ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で形成することが好ましい。
図１２を参照すれば、充填膜１２０でトレンチ領域１１０を埋め込む。充填膜１２０としてはＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成したＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜、ＰＥＣＶＤ法を利用して形成した酸化膜、及びそれらの組み合わせからなる群から選択された絶縁膜が使用されうる。そのうち、膜質が緻密なＨＤＰ（Ｈｉｇｈ Ｄｅｇｒｅｅ ｏｆ Ｐｕｒｉｔｙ）酸化膜がトレンチ領域１１０の埋め込みに最も適している。ＨＤＰ ＣＶＤ工程は、ＣＶＤとスパッタリング方式とによるエッチング方法が結合された技術であって、物質膜を蒸着するための蒸着ガスのみがチャンバー内に供給されるものでなく、蒸着される物質膜をスパッタリング方式でエッチングできるスパッタリングガスもチャンバー内に供給される。したがって、例えばＳｉＨ４とＯ２とが蒸着ガスとしてチャンバー内に供給され、不活性ガス（例えば、Ａｒガス）がスパッタリングガスとしてチャンバー内に供給される。供給された蒸着ガスとスパッタリングガスの一部とは、高周波電力によってチャンバー内に誘発されたプラズマによってイオン化される。一方、基板がローディングされたチャンバー内のウェーハチャック（例えば、静電チャック）にはバイアスされた高周波電力が印加されるため、イオン化された蒸着ガス及びスパッタリングガスは基板の表面に加速される。加速された蒸着ガスイオンはシリコン酸化膜を形成し、加速されたスパッタリングガスイオンは蒸着されたシリコン酸化膜をスパッタリングする。そのような方式によって蒸着されるため、充填膜１２０でＨＤＰ酸化膜を形成すれば、膜質が緻密であり、ギャップフィリング特性が良く、かつ上部表面が図示したような形態になる。
図１３を参照すれば、充填膜１２０を窒化膜１１８の上部表面と実質的に同じレベルに平坦化する。平坦化は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチバックで進行しうる。平坦化工程では、窒化膜ライナー１１８を平坦化停止膜として使用する。例えば、ＣＭＰを使用してＨＤＰ酸化膜１２０を平坦化する場合、窒化膜ライナー１１８はＣＭＰストッパーとして機能する。ＣＭＰで使用されるスラリーは、窒化膜ライナー１１８よりＨＤＰ酸化膜１２０をより速くエッチングできるものを選択することが好ましい。したがって、セリア系の研磨剤を含むスラリーを使用できる。
図１４を参照すれば、半導体基板１００の上面に形成された窒化膜ライナー１１８のうちトレンチ領域１１０を除外した部分、ＣＶＤ酸化膜１１６及びパッドマスク１０６を除去して、充填材１２０ａで充填されたトレンチ素子分離膜１２５を完成する。窒化膜ライナー１１８及びパッドマスク１０６のうち、窒化膜パターン１０４ａはリン酸を適用して除去し、ＣＶＤ酸化膜１１６及びパッド酸化膜パターン１０２ａは、希釈されたＨＦまたはＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥを利用して除去する。
図１５は、本発明の実施形態によるトレンチ素子分離膜１２５を有する半導体素子を示した断面図である。
図１５を参照すれば、半導体基板１００には、トレンチ領域（図７の１１０）の内側表面には１０ないし１５０Åの厚さの側壁酸化膜１１４、８０ないし３５０Åの厚さのＣＶＤ酸化膜１１６及び５０ないし３００Åの厚さの窒化膜ライナー１１８が形成される。トレンチ領域１１０に絶縁物、例えば、高密度プラズマ酸化膜１２０ａを埋め込んでトレンチ素子分離膜１２５を完成する。接合領域２０２ａ、２０２ｂは、素子分離膜１２５を挟んで分離されて半導体基板１００に形成される。接合領域２０２ａ、２０２ｂの一側の基板１００の活性領域上にゲート酸化膜２０２を介在して第１ゲート電極２０４を形成する。また、素子分離膜１２５上には第２ゲート電極２０６が形成される。第１ゲート電極２０４と第２ゲート電極とを合わせてゲート電極２０８と言う。
図１６は、本発明の実施形態による素子分離膜１２５を採用した半導体素子と、従来の素子分離膜（図１の２５）を採用した半導体素子の漏れ電流とを比較した図面である。ここで、○と△は従来技術の場合を示し、○は側壁酸化膜の厚さが２００Åの場合の漏れ電流値であり、そして、△は窒素を含んでいないＣＶＤ酸化膜の厚さが２００Åである素子分離膜を採用した場合の漏れ電流値である。◇と□は本発明の実施形態の場合を示し、◇は窒素含有ＣＶＤ酸化膜１１６の厚さが２００Åの場合の漏れ電流値であり、□は窒素含有ＣＶＤ酸化膜１１６を形成する前に犠牲酸化膜１１２を形成した場合の漏れ電流値である。図１６によれば、窒素含有ＣＶＤ酸化膜１１６を含んだ場合には、漏れ電流が著しく減少することが確認された。特に、犠牲酸化膜１１２を処理した場合には、漏れ電流が更に減る。それは、側壁酸化膜１１４の厚さを減らし、ＣＶＤ酸化膜１１６の厚さを十分に確保することで、最適の電荷トラップ防止及び残留応力除去の効果が得られるためである。
図１７は、本発明の実施形態による素子分離膜１２５を採用して製造した半導体素子の、素子分離膜１２５と基板１００との距離に対するボロン（Ｂ）の濃度を示した図面である。本発明では、側壁酸化膜１１２が薄いため、局部的な応力がほぼ発生しない。したがって、基板１００からボロンが素子分離膜１２５にほとんど広がらない。
以上、本発明は、好ましい実施形態として詳細に説明したが、本発明は前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
本発明は、半導体メモリ素子の製造技術分野に好適に適用されうる。
従来のトレンチ素子分離膜を含む半導体素子を説明するための図面である。 チャージポンピング方法により閾電圧を測定した図面である。 ゲート電極にパルス電圧を加える回数による閾電圧の変化を示した図面である。 トレンチ１６と基板１０との距離に対するボロン（Ｂ）の濃度を示した図面である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子の製造方法を示した断面図である。 本発明によるトレンチ素子分離膜を有する半導体素子を示した断面図である。 本発明による素子分離膜を採用した半導体素子と従来の素子分離膜を採用した半導体素子との漏れ電流を比較した図面である。 本発明による素子分離膜と基板との距離に対するボロン（Ｂ）の濃度を示した図面である。
符号の説明
１００ 基板
１１４ 側壁酸化膜
１１６ ＣＶＤ酸化膜
１１８ 窒化膜ライナー
１２０ａ 充填材
１２５ 素子分離膜
２０２ ゲート酸化膜
２０４ 第１ゲート電極
２０６ 第２ゲート電極
２０２ａ、２０２ｂ 接合領域

Claims (21)

  1. トレンチが形成された半導体基板と、
    前記トレンチの内側表面に形成されて窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜と、
    前記電荷トラップ防止絶縁膜上に形成された窒化膜ライナーと、を含むことを特徴とするトレンチ素子分離膜を含む半導体素子。
  2. 前記電荷トラップ防止絶縁膜は、側壁酸化膜／窒素が含まれたＣＶＤ酸化膜であることを特徴とする請求項１に記載のトレンチ素子分離膜を含む半導体素子。
  3. トレンチが形成された半導体基板と、
    前記トレンチの内側表面に少なくとも１５０Å以上の厚さを有し、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜と、
    前記電荷トラップ防止絶縁膜上に形成された窒化膜ライナーと、を含むことを特徴とするトレンチ素子分離膜を含む半導体素子。
  4. 前記電荷トラップ防止絶縁膜の厚さは、１５０ないし４００Åであることを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  5. 前記電荷トラップ防止絶縁膜の厚さは、１８０ないし２５０Åであることを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  6. 前記ＣＶＤ酸化膜は、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つのガスが含まれたガス雰囲気で熱処理して形成したことを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  7. 前記ＣＶＤ酸化膜は、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つのガスが含まれたガス雰囲気でプラズマ処理して形成したことを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  8. 前記ＣＶＤ酸化膜の厚さは、１００ないし３５０Åであることを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  9. 前記電荷トラップ防止絶縁膜は、側壁酸化膜及び窒素を含有するＣＶＤ酸化膜が順次に形成された複合膜であることを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  10. 前記側壁酸化膜の厚さは、１０ないし１５０Åであることを特徴とする請求項９に記載のトレンチ素子分離膜を含む半導体素子。
  11. 前記トレンチ上端部は、ラウンド処理されたことを特徴とする請求項３に記載のトレンチ素子分離膜を含む半導体素子。
  12. 半導体基板の選択された領域にトレンチを形成する段階と、
    前記トレンチの内側表面に形成されて、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜を形成する段階と、
    前記電荷トラップ防止絶縁膜上に窒化膜ライナーを形成する段階と、を含むことを特徴とするトレンチ素子分離膜を含む半導体素子の製造方法。
  13. 前記ＣＶＤ酸化膜と前記トレンチの内側表面との間に側壁酸化膜を更に形成することを特徴とする請求項１２に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  14. 半導体基板の選択された領域にトレンチを形成する段階と、
    前記トレンチの内側表面に犠牲酸化膜を形成する段階と、
    前記犠牲酸化膜を湿式エッチングにより除去する段階と、
    前記トレンチの内側表面に少なくとも１５０Å以上の厚さを有し、窒素を含有するＣＶＤ酸化膜を含む少なくとも１層以上の電荷トラップ防止絶縁膜を形成する段階と、
    前記電荷トラップ防止絶縁膜上に窒化膜ライナーを形成する段階と、を含むことを特徴とするトレンチ素子分離膜を含む半導体素子の製造方法。
  15. 前記電荷トラップ防止絶縁膜の厚さは、１５０ないし４００Åであることを特徴とする請求項１４に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  16. 前記電荷トラップ防止絶縁膜の厚さは、１８０ないし２５０Åであることを特徴とする請求項１４に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  17. 前記ＣＶＤ酸化膜は、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つのガスが含まれたガス雰囲気で熱処理して形成したことを特徴とする請求項１４に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  18. 前記ＣＶＤ酸化膜は、Ｎ２ガス、ＮＯガス、Ｎ２Ｏガス及びＮＨ３ガスからなる群から選択された、少なくともいずれか一つのガスが含まれたガス雰囲気でプラズマ処理して形成したことを特徴とする請求項１４に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  19. 前記ＣＶＤ酸化膜は、１００ないし３５０Åであることを特徴とする請求項１４に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  20. 前記電荷トラップ防止絶縁膜は、側壁酸化膜及び窒素を含有するＣＶＤ酸化膜が順次に形成された複合膜であることを特徴とする請求項１４に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
  21. 前記側壁酸化膜の厚さは、１０ないし１５０Åであることを特徴とする請求項２０に記載のトレンチ素子分離膜を含む半導体素子の製造方法。
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