CN1862784A - 包括隔离沟槽的半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims description 34
- 238000002955 isolation Methods 0.000 title abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 239000011248 coating agent Substances 0.000 claims description 73
- 238000000576 coating method Methods 0.000 claims description 73
- 238000005229 chemical vapour deposition Methods 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 37
- 230000004888 barrier function Effects 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 239000000945 filler Substances 0.000 claims description 7
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 6
- 239000012298 atmosphere Substances 0.000 claims description 4
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 239000003595 mist Substances 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000007789 gas Substances 0.000 description 21
- 230000002950 deficient Effects 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005086 pumping Methods 0.000 description 5
- 230000007613 environmental effect Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- E—FIXED CONSTRUCTIONS
- E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
- E01D—CONSTRUCTION OF BRIDGES, ELEVATED ROADWAYS OR VIADUCTS; ASSEMBLY OF BRIDGES
- E01D19/00—Structural or constructional details of bridges
- E01D19/06—Arrangement, construction or bridging of expansion joints
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- E—FIXED CONSTRUCTIONS
- E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
- E01D—CONSTRUCTION OF BRIDGES, ELEVATED ROADWAYS OR VIADUCTS; ASSEMBLY OF BRIDGES
- E01D19/00—Structural or constructional details of bridges
- E01D19/08—Damp-proof or other insulating layers; Drainage arrangements or devices ; Bridge deck surfacings
- E01D19/083—Waterproofing of bridge decks; Other insulations for bridges, e.g. thermal ; Bridge deck surfacings
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Architecture (AREA)
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- Structural Engineering (AREA)
- Element Separation (AREA)
Abstract
提供了一种用于半导体器件的沟槽隔离。该器件包括在沟槽的内表面上形成的绝缘层，并包括至少一含N的CVD氧化物层，以及形成在绝缘层上的氮化物衬垫。
Description
技术领域
本发明一般性地涉及一种半导体器件及其制造方法。更确切地，本发明一般性地涉及一种具有隔离沟槽的半导体器件及其制造方法。
背景技术
半导体器件的集成密度最近随着半导体技术的发展得到了提高。不过，在半导体器件中对于更小型、更细微的图案有一种不断增长的需要。这种趋势同样适用于隔离层，隔离层在半导体器件中占据了较宽的区域。
常规的半导体器件一般将硅局部氧化(LOCOS)氧化物层用于隔离。然而，制造LOCOS氧化物层会生成鸟喙，这减小了有源区的面积，还造成泄漏电流。
目前，已经将具有窄且极佳隔离特性的隔离沟槽用于隔离。
图1是常规隔离沟槽的横截面图。
在半导体衬底10中形成预定深度的沟槽16。不过，用于形成沟槽16的干法蚀刻工艺可能导致硅晶格缺陷并损伤沟槽16的内表面。为了减少硅晶格缺陷及其他损伤，在沟槽16的内表面上形成第二氧化物层18。第二氧化物层18形成厚度“d”，其大约为50到100。而后，在第二氧化物层18上形成氮化物衬垫(nitride liner)20。用绝缘材料，如高密度等离子体(HDP)氧化物22填充沟槽16以完成隔离沟槽25。氮化物衬垫20防止了侧壁18的进一步氧化并改善了隔离沟槽25的绝缘性质。
不过，因为以下问题难以均匀地形成第二氧化物层18。首先，将介绍第二氧化物层18的厚度太薄的情况。
氮化硅层具有极佳的电荷俘获特性，因此一般被用作非易失存储器件中的电荷俘获装置。高度集成的半导体MOS晶体管中的热载流子一般具有高能量；这些热载流子易于进入薄的栅极氧化物层32，或者，热载流子穿过第二氧化物层18并被氮化物衬垫20所俘获。被氮化物衬垫20所俘获的大部分热载流子是负电荷，即，电子50。
随着电子50的聚结，正电荷，即空穴52在隔离沟槽25周围积聚。空穴52起到导电通路的作用，并与结区40a和40b连接。结区40a和40b通过隔离沟槽25彼此隔开。这样，泄漏电流就流经衬底10。此外，电子50可能在隔离沟槽25的边缘形成导电通路并产生另一泄漏电流。这里，栅电极38包括有源区上的第一栅电极34和隔离沟槽25上的第二栅电极36。
图2示出了利用电荷泵送(charge pumping)获得的阈值电压Vth的测量值，而图3为示出阈值电压Vth相对于脉冲电压施加到栅电极38的次数而变化的曲线图。
参考图2，将脉冲电压施加到栅电极38并将衬底10保持在0V的参考电压，从而完成电荷泵送。根据脉冲电压的变化在反转状态和聚集状态下在源极和漏极区域之间测量流经衬底10的泄漏电流。换言之，电荷泵送测量了栅极氧化物层32的界面状态。当电荷在栅极氧化物层32中被俘获时，来自源极和漏极的泄漏电流增大。换言之，因为积累的电子所致的电流在负(-)电流方向增加。因此，当电荷在栅极氧化物层32中被俘获时，阈值电压Vth减小。特别地，如果半导体器件为PMOS，则阈值电压Vth会受到很大影响。
参考图3，在曲线上部脉冲电压施加到栅电极38上的次数比曲线下部的大。随着脉冲电压施加到栅电极38的次数的增加，在隔离沟槽25的层中俘获的电子数量也增加。电子数量的增加影响阈值电压，因此在达到标准状态的阈值电压之前生成了一个隆起“a”。
以下将参照图4描述第二氧化物层18的厚度过厚的情况。图4示出了硼(B)的浓度和隔离沟槽25与衬底10之间的距离之间的关系。如果第二氧化物层18过厚，在衬底10中就产生局部应力诱发的缺陷。通过这些缺陷，硼从衬底10扩散到隔离沟槽25中。结果，在隔离沟槽25和衬底10之间的界面附近，硼的浓度大大降低。此外，衬底10的缺陷导致泄漏电流的增加。
为了解决这些问题，例如，美国专利No.6486517公开了一种隔离层及其制造方法。该专利试图恰当地控制侧壁氧化物层的厚度。该专利针对DRAM器件，对该DRAM器件施加大约3.3V的低电压。不过，该专利不适用于要在其上施加10V或更高的高电压的半导体器件。
专利No.6486517通过增大侧壁氧化物层的厚度防止了电荷俘获；不过，高电压器件不能用这样的方式防止电荷俘获。具体地说，在高电压器件中增加侧壁氧化物层的厚度会导致局部应力和泄漏电流，如上所述，这严重地降低了高电压器件的可靠性。
发明内容
本发明提供了一种包括沟槽隔离的半导体器件，其防止了电荷俘获并消除了应力诱发的缺陷。
本发明还提供了一种制造半导体器件的方法，其防止了电荷俘获并消除了应力诱发的缺陷。
根据本发明的一个方面，半导体器件包括：半导体衬底，在所述半导体衬底中形成的隔离沟槽，在所述隔离沟槽的内表面上形成的绝缘层，其中所述绝缘层包括含氮的化学气相淀积(CVD)氧化物层，以及形成在所述绝缘层上的氮化物衬垫。
提供了通过以下步骤制造用于半导体器件的隔离沟槽的一种方法，所述步骤包括：在衬底的选定区域中形成沟槽；在所述沟槽的内表面上形成绝缘层，其中所述绝缘层包括含氮的化学气相淀积(CVD)氧化物层；在所述绝缘层上形成氮化物衬垫；以及用填充物填充所述沟槽以形成所述隔离沟槽。
还提供了通过以下步骤制造用于半导体器件的隔离沟槽的另一方法，所述步骤包括：在衬底的选定区域中形成沟槽；在所述沟槽的内表面上形成绝缘层，其中所述绝缘层包括第二氧化物层和含氮的化学气相淀积(CVD)氧化物层；在所述绝缘层上形成氮化物衬垫；以及用填充物填充所述沟槽以形成所述隔离沟槽；形成邻近所述隔离沟槽的结区；在所述衬底上形成栅极氧化物层；在所述栅极氧化物层和所述隔离沟槽上形成至少一个栅电极。
附图说明
现在将参考附图描述本发明的示例性实施例，在附图中：
图1是常规半导体器件中的隔离沟槽的横截面图；
图2是利用电荷泵送获得的阈值电压的测量值曲线；
图3为示出阈值电压相对于脉冲电压施加到栅电极上的次数而变化的曲线图；
图4是示出硼(B)浓度与隔离沟槽和衬底之间距离的关系的曲线图；
图5到14为示出根据本发明在半导体器件中制造隔离沟槽的方法的截面图；
图15是根据本发明的半导体器件中的隔离沟槽的横截面图；
图16是比较根据本发明制造的半导体器件的泄漏电流与图1的常规半导体器件的泄漏电流的曲线图；以及
图17是示出根据本发明的硼(B)浓度与隔离层和衬底之间距离的关系的曲线图。
具体实施方式
现在将参照附图对本发明做更为充分的描述，附图中示出了本发明的示例性实施例。然而，本发明可以以多种不同形式实施，而不应被解释为仅限于此处所述的实施例。而且，提供这些实施例是为了传达工作实例。应当理解，当称一个元件，例如层、区域或衬底在另一元件“之上”或“到其上”时，该元件可以直接在另一元件上或者还可以存在插入元件。
在本发明中，制造隔离沟槽的方法优选适用于微细电子器件，例如高度集成电路半导体器件、微机电(MEM)器件、光电子器件和显示器件。
参考图5，在衬底100上依次形成垫氧化物层102和氮化物层104。垫氧化物层102减小了衬底100和氮化物层104之间的应力，其形成为大约20到200、优选大约100的厚度。氮化物层104在用于形成沟槽的蚀刻工艺期间充当硬掩模，其被淀积到大约500到2000、优选800到850的厚度。氮化物层104由氮化硅形成，且使用化学气相淀积(CVD)、次大气压CVD(SACVD)、低压CVD(LPCVD)或等离子体增强CVD(PECVD)工艺淀积。在氮化物层104上涂覆有机抗反射涂层(ARC)(未示出)和光致抗蚀剂108。
参考图6，形成光致抗蚀剂图案108a以界定有源区(未示出)。利用光致抗蚀剂图案108a作为蚀刻掩模干法蚀刻氮化物层104和垫氧化物层102，以形成垫掩模106，其包括氮化物图案104a和垫氧化物图案102a。利用诸如CxFy气体或CaHbFc气体的碳氟化合物气体，例如CF4、CHF3、C2F6、C4F8、CH2F2、CH3F、CH4、C2H2、C4F6、或其混合物来形成氮化物层104。这里，优选使用Ar气作为环境气体(atmospheric gas)。
参考图7，除去光致抗蚀剂图案108a，并利用垫掩模106作为蚀刻掩模各向异性地干法蚀刻衬底100的暴露部分，以形成界定有源区的隔离沟槽区域110。光致抗蚀剂图案108a优选通过使用O2-等离子体的灰化工艺和有机剥离工艺来除去。隔离沟槽区域110形成到足以达到隔离目的的深度。
参考图8，在沟槽110的内表面和底表面上以及垫氧化物图案102a的侧壁上形成牺牲氧化物层112。形成牺牲氧化物层112是为了消除在形成隔离沟槽区域110期间由蚀刻工艺造成的损伤和应力。此外，牺牲层112有助于将第二氧化物层(图9的114)的厚度最小化，该第二氧化物层在后续工艺中形成。通过热氧化工艺形成厚度约为10到200的牺牲层112。
参考图9，湿法蚀刻牺牲层112以暴露隔离沟槽区域110的内表面。然后使用稀释的HF(DHF)、NH4F、或缓冲氧化物蚀刻剂(BOE)除去牺牲层112，其中缓冲氧化物蚀刻剂是HF和去离子水(DIW)的混合物。一旦除去牺牲氧化物层112，将隔离沟槽区域110的内壁上部修圆，以防止电场集中形成在隔离沟槽区域110的上部。而后，在隔离沟槽区域110的内表面和垫氧化物图案102a的侧壁上形成第二氧化物层114。第二氧化物层114形成到足以将局部应力最小化的厚度，例如10到150，优选为80到120。
参考图10，在所得结构的整个表面上淀积含N的CVD氧化物层116。优选地，在大约800℃的温度下，在含N气氛中通过退火工艺形成含N的CVD氧化物层16。环境气体为N2、NO、N2O或NH3。亦即，在含N气氛中形成并退火CVD氧化物层，使得氮固溶(solid-dissolved)在CVD氧化物层中。
可选地，可以在处理室中由含N环境气体和等离子体形成含N的CVD氧化物层116。环境气体为N2、NO、N2O或NH3。亦即，当等离子体处理含N气体时形成CVD氧化物层，由此形成含N的CVD氧化物层116。
根据栅极电压，将CVD氧化物层116形成到大约80到350的厚度，优选150到250。这里，CVD氧化物层116的厚度与栅极电压成比例。由于CVD氧化物层116含有比热氧化物层更小的局部应力，所以CVD氧化物层116的厚度可以比热氧化物层大。
此外，CVD氧化物层116中的氮与悬挂缺陷(dangling defect)结合，以消除第二氧化物层114和CVD氧化物层116之间的界面表面处的缺陷。而且，氮扩散到CVD氧化物层116中的空位(vacancies)并将其消除。由此，CVD氧化物层116中的缺陷被氮消除，防止了由缺陷引起的电荷俘获。
根据本发明的用于防止电荷俘获的绝缘层优选为依次堆叠的第二氧化物层114和含N的CVD氧化物层116的组合层。该组合层形成为大约150到400的厚度，优选为180到250。如果该组合层的厚度小于150，对电荷俘获的防止就不是很有效。如果组合层的厚度大于400，就难以用填充物(图14的120)填充沟槽110。
参考图11，在CVD氧化物层116上淀积氮化物衬垫118。氮化物衬垫118与隔离沟槽区域110的内表面形状一致。氮化物衬垫118防止了在后续工艺期间CVD氧化物层120的进一步氧化，并改善了隔离沟槽(图12的125)的绝缘效果。优选将氮化物衬垫118形成至大约50到300的厚度。可选地，在氮化物层118上形成覆盖层(未示出)。覆盖层可以由中间温度氧化物(MTO)形成，以防止在后续工艺期间对氮化物衬垫118造成损伤。
参考图12，用填充层120填充隔离沟槽区域110。填充层120是未掺杂硅酸盐玻璃(USG)，高密度等离子体(HDP)氧化物，利用PECVD工艺形成的TEOS，或者利用PECVD工艺形成的氧化物。优选使用HDP氧化物填充隔离沟槽区域110。HDP CVD工艺是CVD工艺和利用溅射的蚀刻工艺的组合。在HDP CVD工艺中，向反应室中供应用于淀积材料层的淀积气体和用于通过溅射蚀刻材料层的溅射气体。因此，将SiH4和O2用作淀积气体，将惰性气体(例如Ar气)用作溅射气体。淀积气体和溅射气体是由反应室中的射频(RF)功率诱导的离子化等离子体。同时，因为在其中载有衬底的反应室中安装的晶片卡盘(例如，静电卡盘(ESC))上施加了偏置的RF功率，离子化的淀积气体和溅射气体被吸向衬底的表面。被加速的淀积气体的离子形成了氧化硅层，而被加速的溅射气体的离子溅射所淀积的氧化硅层。结果，通过利用HDP氧化物层，利用间隙填充特性使填充层120致密了。
参考图13，平坦化填充层120以形成与氮化物衬垫118的顶部基本位于同一平面的表面。优选利用化学机械抛光(CMP)工艺或回蚀工艺来平坦化填充层120。利用氮化物层118做为平坦化停止层来执行平坦化工艺，举例来说，当利用CMP工艺平坦化HDP氧化物层120时，氮化物衬垫118充当CMP停止层。优选利用浆料，例如二氧化铈浆料，执行CMP工艺，其对于HDP氧化物层120比氮化物衬垫118具有更高的抛光速率。
参考图14，从半导体衬底100的顶表面除去氮化物衬垫118、CVD氧化物层116和垫掩模106，由此完成具有填充物120a的隔离沟槽125。利用磷酸(H3PO4)除去氮化物衬垫118和垫掩模106的氮化物图案104a，而利用DHF、NH4F或BOE除去CVD氧化物层116和垫氧化物图案102a。
图15是根据本发明的隔离沟槽125的横截面图。
参考图15，结区202a和202b在半导体衬底100中形成并由隔离沟槽125隔开。在结区202a和202b一侧的衬底100的有源区上的栅极氧化物层202上，形成栅电极204。并且，在隔离沟槽125上形成第二栅电极206。栅电极208包括第一栅电极204和第二栅电极206。
图16是比较根据本发明的半导体器件的泄漏电流与图1的常规半导体器件的泄漏电流的曲线图。○代表第二氧化物层为200时的泄漏电流；△代表使用常规隔离层且无N的CVD氧化物层为200时的泄漏电流；◇代表根据本发明的含N的CVD氧化物层116为200时的泄漏电流；而□代表在形成含N的CVD氧化物层116之前形成牺牲氧化物层112时的泄漏电流。
参考图16，可以看出，当隔离沟槽125中包括含N的CVD氧化物层116时，泄漏电流显著地减少。引人注目地，当预先形成牺牲层112时，泄漏电流得到了更有效的减少。这是因为第二氧化物层114和CVD氧化物层116的组合层有效地防止了电荷俘获并消除了局部应力。
图17是示出根据本发明的硼(B)浓度与隔离沟槽125和衬底100之间距离的关系的曲线图。在本发明中，因为侧壁氧化物层114较薄，产生了少量的局部应力。因此，硼不会通过衬底100上的缺陷扩散到隔离沟槽125中。
如上所述，在本发明中，在沟槽的内表面上形成预定厚度的含N的CVD氧化物层，由此防止氮化物衬垫从衬底俘获电荷。
并且，由于CVD氧化物层含有比热氧化物层更少的局部应力，因此有可能根据施加到栅电极上的栅极电压将其厚度控制到较宽的范围之内。
此外，由于第二氧化物层很薄，在衬底中几乎不会产生应力诱发的缺陷，从而防止了硼从衬底扩散到隔离层中。
此外，形成牺牲氧化物层允许第二氧化物层更薄，且允许CVD氧化物层形成到足够的厚度。这能够防止电荷俘获并消除局部应力。此外，在除去牺牲氧化物层时，沟槽的上部被修圆，从而防止了电场的集中。
尽管已参照其示例性实施例对本发明进行了具体的表示和描述，但是本领域普通技术人员应当理解，在不背离本发明的范围的前提下，可以对本发明进行各种形式和细节上的变化。
本申请要求于2004年5月11日提交的韩国专利申请No.10-2004-0033070的优先权，在此引入其公开内容。
Claims (20)
1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底中形成的隔离沟槽；
在所述隔离沟槽的内表面上形成的绝缘层，其中所述绝缘层包括含氮的化学气相淀积氧化物层；
形成在所述绝缘层上的氮化物衬垫；以及
形成在所述隔离沟槽中的填充物。
2.如权利要求1所述的器件，其中所述绝缘层还包括位于所述含N的化学气相淀积氧化物层和所述隔离沟槽的内表面之间的第二氧化物层。
3.如权利要求2所述的器件，还包括：
由所述沟槽隔开的结区；
在所述衬底上形成的栅极氧化物层；以及
在所述栅极氧化物层和所述沟槽上形成的至少一个栅电极。
4.如权利要求1所述的器件，其中所述绝缘层具有大约150到400的厚度。
5.如权利要求1所述的器件，其中所述绝缘层具有大约180到250的厚度。
6.如权利要求1所述的器件，其中所述含N的化学气相淀积氧化物层具有大约100到350的厚度。
7.如权利要求2所述的器件，其中所述第二氧化物层具有10到150的厚度。
8.一种用于半导体器件的隔离沟槽的制造方法，包括以下步骤：
在衬底的选定区域中形成沟槽；
在所述沟槽的内表面上形成绝缘层，其中所述绝缘层包括含氮的化学气相淀积氧化物层；
在所述绝缘层上形成氮化物衬垫；以及
用填充物填充所述沟槽以形成所述隔离沟槽。
9.如权利要求8所述的方法，其中形成所述绝缘层还包括：形成位于所述含N的化学气相淀积氧化物层和所述隔离沟槽的内表面之间的第二氧化物层。
10.如权利要求8所述的方法，还包括：
形成邻近所述隔离沟槽的结区；
在所述衬底上形成栅极氧化物层；以及
在所述栅极氧化物层和所述隔离沟槽上形成至少一个栅电极。
11.如权利要求8所述的方法，其中所述绝缘层形成为大约150到400的厚度。
12.如权利要求11所述的方法，其中所述绝缘层具有大约180到250的厚度。
13.如权利要求8所述的方法，其中所述化学气相淀积氧化物层形成为大约100到350的厚度。
14.如权利要求13所述的方法，其中形成所述化学气相淀积氧化物层包括在气体气氛中的热处理，所述气体从由N2、NO、N2O、NH3、以及其混合气体所构成的组中选取。
15.如权利要求13所述的方法，其中形成所述化学气相淀积氧化物层包括在气体气氛中的等离子体处理，所述气体从由N2、NO、N2O、NH3，以及其混合气体所构成的组中选取。
16.如权利要求9所述的方法，其中所述第二氧化物层形成为大约10到150的厚度。
17.一种用于半导体器件的隔离沟槽的制造方法，包括以下步骤：
在衬底的选定区域中形成沟槽；
在所述沟槽的内表面上形成绝缘层，以防止在所述沟槽的内表面处的电荷俘获，其中所述绝缘层包括第二氧化物层和含氮的化学气相淀积氧化物层；
在所述绝缘层上形成氮化物衬垫；
用填充物填充所述沟槽以形成所述隔离沟槽；
形成邻近所述隔离沟槽的结区；
在所述衬底上形成栅极氧化物层；以及
在所述栅极氧化物层和所述隔离沟槽上形成至少一个栅电极。
18.如权利要求17所述的方法，其中所述绝缘层形成为大约180到250的厚度。
19.如权利要求17所述的方法，其中所述化学气相淀积氧化物层形成为大约100到350的厚度。
20.如权利要求17所述的方法，其中所述侧壁第二层形成为大约10到150的厚度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040033070A KR100564625B1 (ko) | 2004-05-11 | 2004-05-11 | 트렌치 소자분리막을 포함하는 반도체 소자 및 그 제조방법 |
| KR33070/04 | 2004-05-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1862784A true CN1862784A (zh) | 2006-11-15 |
Family
ID=35309962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA200510070201XA Pending CN1862784A (zh) | 2004-05-11 | 2005-05-10 | 包括隔离沟槽的半导体器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20050255669A1 (zh) |
| JP (1) | JP2005328049A (zh) |
| KR (1) | KR100564625B1 (zh) |
| CN (1) | CN1862784A (zh) |
| DE (1) | DE102005022574A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103011048A (zh) * | 2011-09-26 | 2013-04-03 | 美格纳半导体有限公司 | 隔离结构、具有其的半导体器件及制造该隔离结构的方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070045717A1 (en) * | 2005-08-31 | 2007-03-01 | Stefano Parascandola | Charge-trapping memory device and method of production |
| KR100698085B1 (ko) * | 2005-12-29 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 트랜치 형성방법 |
| US8012846B2 (en) * | 2006-08-04 | 2011-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolation structures and methods of fabricating isolation structures |
| US20090200635A1 (en) * | 2008-02-12 | 2009-08-13 | Viktor Koldiaev | Integrated Circuit Having Electrical Isolation Regions, Mask Technology and Method of Manufacturing Same |
| KR102404642B1 (ko) | 2015-07-17 | 2022-06-03 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| KR102345661B1 (ko) * | 2015-08-03 | 2021-12-31 | 에스케이하이닉스 시스템아이씨 주식회사 | 모스 패스 트랜지스터 및 이를 이용한 레벨 쉬프터 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322531B1 (ko) * | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| KR100672753B1 (ko) * | 2003-07-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법 |
-
2004
- 2004-05-11 KR KR1020040033070A patent/KR100564625B1/ko not_active IP Right Cessation
-
2005
- 2005-04-01 US US11/095,569 patent/US20050255669A1/en not_active Abandoned
- 2005-05-09 JP JP2005136433A patent/JP2005328049A/ja not_active Withdrawn
- 2005-05-09 DE DE102005022574A patent/DE102005022574A1/de not_active Withdrawn
- 2005-05-10 CN CNA200510070201XA patent/CN1862784A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103011048A (zh) * | 2011-09-26 | 2013-04-03 | 美格纳半导体有限公司 | 隔离结构、具有其的半导体器件及制造该隔离结构的方法 |
| CN103011048B (zh) * | 2011-09-26 | 2016-04-27 | 美格纳半导体有限公司 | 隔离结构、具有其的半导体器件及制造该隔离结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005328049A (ja) | 2005-11-24 |
| DE102005022574A1 (de) | 2005-12-08 |
| US20050255669A1 (en) | 2005-11-17 |
| KR20050108038A (ko) | 2005-11-16 |
| KR100564625B1 (ko) | 2006-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |