CN1622309A - 隔离半导体元件的方法 - Google Patents
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Abstract
本发明公开一种隔离半导体元件的方法。所述方法包括以下步骤：形成一个半成品的基片，所述基片设有一沟槽和一带有图案的垫氮化层；在所述沟槽的至少一部分上形成一个第一氧化层；在所述第一氧化层和所述带有图案的垫氮化层上形成一个第二氧化层；在所述第二氧化层上形成一个氮化层；在所述第二氧化层上形成一个隔离氧化层；和对所述隔离氧化层进行蚀刻，其中，所述第二氧化层用作所述氮化层的蚀刻终止。
Description
技术领域
本发明涉及半导体元件，更具体地，涉及一种使用浅沟隔离(STI)隔离半导体元件的方法。
背景技术
众所周知，在半导体集成电路的制造中，已使用元件隔离技术对晶体管和电容器之类的单独元件进行电绝缘。在各种元件隔离方法中，局部硅氧化(LOCOS)方法和浅沟隔离(STI)方法得到普遍应用。
LOCOS方法在硅基片的活性区形成一个氮化物层掩模图案，并且使用掩模图案作为掩模来热氧化硅基片。然而，然而LOCOS方法具有这样的缺点：氧化层形成在一个宽阔的区域，并且在氧化层和硅基片之间的交界面出现鸟嘴侵蚀现象。因此，在高度集成的元件中，应用该方法受到限制。因为STI方法通过在基片上形成一条浅沟，然后把氧化层埋入到所述沟中而形成元件隔离区域，所以，该限制使得STI方法在高度集成的元件中得到广泛的应用。
图1A至1C是说明采用传统的STI方法隔离半导体元件的方法的截面图。
参见图1A，垫氧化层11和垫氮化层12沉积在诸如硅材料制成的基片10上。垫氧化层11和垫氮化层12通过使用元件隔离掩模进行蚀刻而形成图案。从这个蚀刻工艺开始，基片10上暴露出一元件隔离区域。在此，垫氧化层11用作缓冲层，以阻隔由基片10和垫氮化层12间的直接接触所产生的应力。垫氮化层12用作蚀刻掩模，以在化学机械研磨CMP工艺中形成沟和蚀刻终止层。
接下来，将所述基片的暴露部分蚀刻到预先设定的厚度，从而形成一条沟。然后，在所述沟的侧壁上形成一个氧化层13。之后，在上述所得结构的整个表面上形成一个氮化层14。此处，形成氮化层14是为了通过抑制硼分离现象而提高元件的性能。在氮化层14形成之后，元件隔离氧化层15沉积在包括氮化层14的基片结构上，从而完全填充所述沟槽。
参见图1B，在元件隔离氧化层15上进行CMP工艺加工，直到暴露垫氮化层12的表面。
参见图1C，垫氮化层12通过采用湿蚀刻的方法去除，同时，氮化层14的上部无意中也受到蚀刻。
虽然，氮化层14形成在沟槽的侧壁上，用于改善元件的特性，在对垫氮化层12进行湿蚀刻时，氮化层14的上部被蚀刻掉。这样，元件隔离氧化层15在活性区的边界区域也受到损坏，导致产生如图1C所示的沟壑。
图2是示出上述沟壑的生成的详图。如图所示，在对包括一基片210、一个垫氧化层211、一个氧化层212、一个垫氮化层213、一个氮化层215和一个元件隔离氧化层216的基片结构进行平面化处理之后，进行湿蚀刻工艺加工。然而，当通过湿蚀刻加工蚀刻垫氮化层213时，氮化层215上部部分的一侧几乎全部暴露出来，因此对于湿蚀刻加工更为敏感。因此，在湿蚀刻加工中，氮化层215的暴露部分也受到蚀刻。被蚀刻的氮化层215用标号215A标记。
作为这种扩大的蚀刻的结果，所生成的沟壑的深度变得更深，导致电场集中在一个区域，并且残留物会在后续的形成字线等工艺过程中残留下来。这些残留物导致架桥现象。
更进一步地，在高度集成的半导体元件中，由于活性区的尺寸相对于沟壑的尺寸成比例地减小，晶体管的临界电压的变化范围很大程度取决于沟壑的尺寸。如果为了补偿所述的临界电压，加大用于控制临界电压的离子植入量，则会产生通道阻抗增大的问题。其结果是，在实施STI工艺的过程中产生的沟壑成为降低元件特性的主要因素。
另外，在动态随机存取存储器(DRAM)元件中，大规模的集成也导致元件隔离区域的尺寸逐渐减小。比如，在80纳米(nm)左右的工艺中，所述的元件隔离区域的尺寸被减小到0.12微米(μm)，元件隔离区域的减小导致这样的趋势：沟槽的侧壁变得更厚，而沟槽的底部边角由于在所述沟槽中局部产生的机械应力而变得更薄。这种趋势如图3A所示。
因为在采用高温氧化工艺形成氧化层的过程中，氧化层底部的生长率与氧化层侧部的成长率不同，可观察到沟槽的不同厚度。
而且，因为所述元件隔离区域的尺寸减小，氧化层也更可能局部地生长。因此，生长率不同所产生的应力不会被释放而会累积起来，导致应力的增大。
图3B是用于说明在氧化层33的侧壁33A和底部33B之间的显著厚度差异带来的所述问题的一图表。在对P通道金属氧化半导体场效应晶体管(MOSFET)采用STI方法的情况下，设置在沟槽中的氧化层33的侧壁33A和底部33B之间的厚度差异可导致不能获得元件隔离层的适当击穿电压电平。而且，这种厚度差异还会成为导致减小元件隔离层的间隙填充余量的因素。
发明内容
因此，本发明的目的之一在于，提供一种可以在实施STI方法的过程中在半导体元件中能够防止在一元件隔离层和一活性区之间的边界区域产生沟壑的元件隔离方法。
本发明的另一个目的在于，提供一种可以在采用STI方法形成元件隔离层时，最小化侧向氧化层的侧壁和底部表面间的厚度差异的隔离半导体元件的方法。
根据本发明的一个方面，提供一种隔离半导体元件的方法，其包括以下步骤：形成一个半成品的基片，其带有一沟槽和位于基片上的带有图案的垫氮化层；在所述沟槽的至少一部分上形成一个第一氧化层；在所述第一氧化层和所述带有图案的垫氮化层上形成一个第二氧化层；在所述第二氧化层上形成一个氮化层；在所述第二氧化层上形成一个隔离氧化层；对所述隔离氧化层进行蚀刻，其中，所述第二氧化层作为所述氮化层的蚀刻终止层。
在本发明的另一方面，还提供一种隔离半导体元件的方法，其包括以下的步骤：在一基片的上形成一个沟槽；除所述沟槽之外的，在所述基片顶面形成一个带有图案的垫氮化层；在所述沟槽上形成一个第一氧化层；在所述带有图案的垫氮化层和所述第一氧化层之上形成一个第二氧化层；在所述第二氧化层上形成一个氮化层；在沟槽中填充隔离氧化层；采用化学机械研磨工艺对所述隔离层进行平整化处理，直到暴露所述带有图案的垫氮化层；及，去除所述带有图案的垫氮化层。
在本发明的又一方面，还提供一种半导体元件，其包括：一带有沟槽的基片；一个在所述沟槽中形成的第一氧化层；一个在所述第一氧化层上沉积而成的第二氧化层；一个形成于所述第二氧化层上的氮化层；和一个填充到所述沟槽中的隔离层。
附图说明
根据下文结合附图给出的具体实施例，可以更好地理解本发明的上述及其它目的和技术特征，其中所述附图包括：
图1A至1C是说明传统的隔离半导体元件的方法的截面图；
图2示出在传统的STI方法中沟壑的产生情况的详细视图；
图3A是显示在所述沟槽中形成的侧向氧化层的侧壁和底部间的厚度差异随集成度的增加而显著增加的趋势的图表；
图3B是显示沟槽中的侧向氧化层的侧壁和底部间的显著厚度差异问题的示意图；
图4是显示在本发明的一个优选的具体实施例中，如何防止沟壑形成的一个示意图；和
图5A至图5F是说明根据本发明的优选实施例隔离半导体元件的方法的截面图。
具体实施方式
在下文中，参考附图根据本发明的优选实施例详细描述隔离半导体元件的方法。
图4是显示在本发明的一个优选的具体实施例中，如何防止沟壑形成的一个示意图
与图2相比，在包括一个垫氮化层413和一个第一氧化层412的型面上采用化学气相沉积(CVD)方法形成一个第二氧化层450。当采用湿蚀刻工艺去除所述垫氮化层413时，第二氧化层450可以起到减少氮化层415的损失的作用。也就是说，第二氧化层45用于作为氮化层415的蚀刻终止层。在此，在湿蚀刻工艺之后得到的氮化层用标号415B标记。由于这个附加的第二氧化层450，可以防止沟壑产生。
如同上所示，最终得到的氧化层是在两个步骤中形成的。在第一个步骤中，采用氧化工艺形成一个第一氧化层，即图4中的第一氧化层412。然后，在第二个步骤中，采用特殊的沉积方法形成一个第二氧化层，即在此优选实施例中的第二氧化层450。
如果所述氧化层分两个步骤形成具有一些优点。首先，可能减小在氧化工艺中长成的第一氧化层的厚度。因此，在热氧化工艺中产生的沟槽底部边缘的机械应力能够得以减小。机械应力的减小可以在接面漏电方面带来好处。
其次，在氧化工艺中长成的第一氧化层的厚度的减小可确保较大的活性区。因为氧化工艺使氧扩散到基片中，在基片上形成一个氧化层，活性区会随着氧化层厚度的增加而变得较小。而且工作区面积减小较少可提高DRAM元件的刷新特性和良率。最后，上述的分两步形成氧化层的方法也可以适用于高度集成的元件。
第三，如上所述，由氧化工艺形成的所述第一氧化层具有较薄的厚度，而由CVD之类的沉积工艺形成所述第二氧化层具有氧化层所需整个厚度的其余厚度。这种方法可使所述氧化层在所述沟槽中具有一致的厚度。更具体地说，因为氧化工艺通过向基片扩散氧而形成氧化层，传统所采用的氧化工艺产生有害的机械应力和不一致的氧化层厚度。相反，因为CVD方法是采用沉积的方法形成氧化层，用于形成第二氧化层的CVD方法不会产生机械应力。因此，CVD沉积方法可得到厚度一致的氧化层。如果形成的氧化层的厚度一致，可增加用于间隙填充具元件隔离氧化层的沟槽的余量。而且，在上述元件隔离方法应用于在P通道金属氧化半导体场效应晶体管(MOSFET)的情况下，氧化层的厚度一致具有防止不能获得元件隔离氧化层的适当击穿电压电平的作用。
图5A至5F是说明本发明的优选实施例的隔离半导体元件的方法的截面图。
参见图5A，在基片501上，采用硅之类的材料形成一个缓冲氧化层502和一个垫氮化层503，以在后续的形成沟槽的蚀刻工艺中作为蚀刻掩模，并在化学机械研磨工艺中作为蚀刻终止层。此时，缓冲氧化层502的厚度在大约50.(埃)至大约100.的范围内，而垫氮化层503的厚度在大约500.至大约700.的范围内。
缓冲氧化层502可以起到防止由基片501和垫氮化层503间的直接接触而导致的应力所产生的作用。虽然，优选实施例举例说明了形成在单层中的缓冲氧化层502，为相同的目的，也可形成一多层多晶硅和氧化物层及一氧氮化物层构成的叠层。而且，缓冲氧化层502的形成也可以省略。基片501可由硅或其它半导体化合物形成。
参见图5B，垫氮化层503和缓冲氧化层502首先在使用元件隔离掩模的光刻工艺中进行蚀刻。在光刻工艺后，形成一个带有图案的垫氮化层503B和一个带有图案的缓冲氧化层502A。然后，以带有图案的垫氮化层503B为蚀刻掩模对基片的一部分进行蚀刻，从而形成一沟槽504。在一开放的区域，带有图案的垫氮化层503B具有侧壁503A。
更具体地，在垫氮化层503上形成一层光致抗蚀剂，并使用元件隔离掩模进行曝光和显影工艺处理，以形成一个光致抗蚀剂图案。然后，使用光致抗蚀剂图案作为蚀刻掩模对垫氮化层503和缓冲氧化层502进行蚀刻，使用带有图案的垫氮化层503B作为蚀刻掩模继续对基片501的所述部分进行蚀刻。此后，去除剩余的光致抗蚀剂图案。
参见图5C，通过对沟槽504进行氧化工艺处理形成一个第一氧化层505。在第一氧化层505形成后，采用沉积工艺生成一个第二氧化层506。优选地，尽可能薄地形成第一氧化层505以实现防止活性区减小的作用。然而，要求第一氧化层505的厚度具有最小值以确保硅和氧化硅间交界处的特性。也就是说，要求第一氧化层505具有可以防止在硅和氧化硅之间形成不稳定的不饱和键的最小厚度，以得到稳定的成形的分界面。即使第一氧化层505的最小厚度根据设计规则而不同，其最小厚度优选地在大约10.到40.的范围内。
形成第一氧化层505的氧化工艺可以是高温氧化法、快速热氧化法(RTO)等方法。然而优选地选用高温氧化法。在高温氧化法中，可以在氧化工艺开始时加入数量少于10％的氯化物气体(Cl)，以最小化基片501和第一氧化层505之间的陷阱位置。优选地，干氧化工艺在温度大约750℃至大约900℃的范围内进行，以防止产生界面。
在形成第一氧化层505的氧化工艺中，第一氧化层505不是形成在带有图案的垫氮化层503B和侧壁503A的暴露的表面上。即使在不理想的区域形成了第一氧化层505，第一氧化层505的厚度足以薄到可以忽略不计。
在所述形成的包括由CVD之类的方法形成的第一氧化层505的结构上，形成一个第二氧化层506。在此，所述CVD方法在带有图案的垫氮化层503B和侧壁503A的暴露表面上平整地沉积第二氧化层506。此时，所形成的第二氧化层506的厚度加上已确定的第一氧化层505的厚度，产生整个氧化层的总体厚度。虽然，第二氧化层506的厚度根据设计规则而不同，其厚度的范围在大约10.至大约100.的范围内。
如上所述，因为第二氧化层506形成在带有图案的垫氮化层503B的侧壁503A上，可以防止在后续工艺中的氮化层损失。其作用结果是可以进一步防止沟壑的产生。与传统所采用的氧化工艺相比，也就是与高温氧化相比，使用CVD法可以在沟槽504的侧壁和底部表面上均匀地形成第二氧化层506。
参考图5D，沿着包括第二氧化层506的型面沉积形成氮化层507，直到达到大约30.至大约70.的厚度。然后，在氮化层507上形成元件隔离氧化层508，以填充沟槽504。具体地，优选采用例如高浓度等离子体(HDP)沉积法形成元件隔离氧化层508，高浓度等离子体(HDP)沉积法通过反复地进行可选地沉积与喷镀氧化层的步骤，可以提供良好的间隙填充性。
参考图5E，对元件隔离氧化层508进行CMP工艺处理，直到带有图案的垫氮化层503B的表面暴露出来。优选地，在CMP工艺处理的过程中，带有图案的垫氮化层503B的一部分也被蚀刻，使得第二氧化层506不再保持在带有图案的垫氮化层503B的表面上。也就是说，如果带有图案的垫氮化层503B的厚度是大约600.，平整后的垫氮化层503C的厚度在大约450.至大约550.的范围内。
参考图5F，通过把上述基片结构浸渍到湿蚀刻溶液(比如磷酸(H3PO4))中，蚀刻掉平整后的垫氮化层503C，以去除氮化层。为了以上的湿蚀刻工艺，首先用缓冲氧化物蚀刻剂(BOE)去除氧化层，比如，第二氧化层506，其可以留在经平整后的垫氮化层503C上。接下来，使用H3PO4去除平整后的垫氮化层503C。
根据本发明的优选实施例，在采用STI法形成元件隔离层时，可以防止在活性区和元件隔离区域之间的界面处产生沟壑。防止沟壑产生进一步可以产生这样的效果：可以不用增加用于控制临界电压的植入离子的量，而获得一个的临界电压，并可提高晶体管的性能。具体地，在使用STI法隔离DRAM元件中的单元时，在一个单元阵列区域中的每个晶体管的临界电压一致地分布。
另外，既然基于优选实施例，可以确保较大的活性区，则可以提高DRAM元件的刷新性能和良率。此外，采用氧化工艺和CVD工艺分两步形成氧化层可以达到使分布于沟槽中的氧化层的厚度一致的作用。因此，可以为元件隔离层增加间隙填充余量，防止不能获得元件隔离层的适当击穿电压电平。
本发明包括2003年11月24日在韩国专利局申请的韩国专利申请第KR 2003-0083579号的主题，其全部内容在此结合参引。
虽然是就一些优选实施例而对本发明进行的描述，但是本领域中的普通技术人员可在不偏离如同权利要求中所界定的本发明的范围和主旨的情况下，进行各种的变化和修改。
Claims (23)
1.一种隔离半导体元件的方法，其包括以下步骤：
形成一个半成品的基片，所述基片上设有一沟槽和一带有图案的垫氮化层；
在所述沟槽的至少一部分上形成一个第一氧化层；
在所述第一氧化层和所述带有图案的垫氮化层上形成一个第二氧化层；
在所述第二氧化层上形成一个氮化层；
在所述第二氧化层上形成一个隔离氧化层；和
对所述隔离氧化层进行蚀刻，其中，所述第二氧化层用作所述氮化层的蚀刻终止。
2.如权利要求1所述的方法，其特征在于：所述第二氧化层形成在所述第一氧化层上，并位于所述带有图案的垫氮化层的侧壁和所述氮化层之间。
3.如权利要求1所述的方法，其特征在于：所述第二氧化层是采用化学气相沉积(CVD)方法形成的。
4.如权利要求1所述的方法，其特征在于：所述第一氧化层是采用高温氧化方法和快速热氧化方法两种方法中的一种形成的。
5.如权利要求4所述的方法，其特征在于：所述第一氧化层具有可确保界面特性的最小厚度。
6.如权利要求4所述的方法，其特征在于：在所述高温氧化工艺的开始阶段采用氯化物气体，最小化所述基片和所述第一氧化层之间交界处的界面陷阱。
7.如权利要求4所述的方法，其特征在于：所述第一氧化层的厚度在大约10埃至大约40埃的范围内。
8.如权利要求4所述的方法，其特征在于：所述第二氧化层的厚度在大约10埃至大约100埃的范围内。
9.如权利要求4所述的方法，其特征在于：所述氮化层的厚度在大约30埃至大约70埃的范围内。
10.如权利要求1所述的方法，其特征在于：所述第二氧化层是采用沉积工艺形成的，包括所述第一氧化层和所述第二氧化层的氧化层具有均匀一致的厚度。
11.如权利要求1所述的方法，其特征在于：进一步包括一个位于作为缓冲层的所述垫氮化层下方的垫氧化层。
12.一种隔离半导体元件的方法，其包括以下的步骤：
在一基片上形成一沟槽；
除所述沟槽之外，在所述基片的顶面形成一个带有图案的垫氮化层；
在所述沟槽上形成一个第一氧化层；
在所述带有图案的垫氮化层和所述第一氧化层之上形成一个第二氧化层；
在所述第二氧化层上形成一个氮化层；
在所述沟槽中填充一个隔离氧化层；
采用化学机械研磨工艺对所述隔离层进行平整化处理，直到暴露出所述带有图案的垫氮化层；及
去除所述带有图案的垫氮化层。
13.如权利要求12所述的方法，其特征在于：所述第一氧化层是采用高温氧化方法和快速热氧化方法两种方法中的一种形成的，而所述第二氧化层是采用化学气相沉积法形成的。
14.如权利要求12所述的方法，其特征在于：所述第一氧化层具有可确保界面特性的最小厚度。
15.如权利要求12所述的方法，其特征在于：执行所述化学机械研磨工艺实现把所述带有图案的垫氮化层蚀刻掉一部分，以防止所述第一氧化层和所述第二氧化层留在所述带有图案的垫氮化层上。
16.如权利要求12所述的方法，其特征在于：在化学机械研磨工艺平整处理之后，将所述基片结构浸渍到磷酸(H3PO4)化学溶液中，对所述垫氮化层进行蚀刻。
17.如权利要求16所述的方法，其特征在于：在蚀刻所述的带有图案的垫氮化层之前，将所述经平整处理后的基片结构浸渍到缓冲氧化物蚀刻剂(BOE)的化学溶液中，去除所述残留的第一氧化层和第二氧化层。
18.一种半导体元件，其包括：
一带有一沟槽的基片；
一个形成于所述沟槽中的第一氧化层；
一个沉积在所述第一氧化层上的第二氧化层；
一个形成于所述第二氧化层上形成的氮化层；和
一个填充到所述沟槽中的隔离层。
19.如权利要求18所述的半导体元件，其特征在于：所述第一氧化层是采用高温氧化工艺形成的。
20.如权利要求18所述的半导体元件，其特征在于：所述第二氧化层是采用化学气相沉积工艺形成的。
21.如权利要求18所述的半导体元件，其特征在于：所述第一氧化层的厚度在大约10埃至大约40埃的范围内。
22.如权利要求18所述的半导体元件，其特征在于：所述第二氧化层的厚度在大约10埃至大约100埃的范围内。
23.如权利要求18所述的半导体元件，其特征在于：所述氮化层的厚度在大约30埃至大约70埃的范围内。
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