CN1697159A - 制造分离栅闪存设备的方法 - Google Patents
制造分离栅闪存设备的方法 Download PDFInfo
- Publication number
- CN1697159A CN1697159A CNA2004101034957A CN200410103495A CN1697159A CN 1697159 A CN1697159 A CN 1697159A CN A2004101034957 A CNA2004101034957 A CN A2004101034957A CN 200410103495 A CN200410103495 A CN 200410103495A CN 1697159 A CN1697159 A CN 1697159A
- Authority
- CN
- China
- Prior art keywords
- grid
- gate
- resistant layer
- forms
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000004020 conductor Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 15
- 239000011435 rock Substances 0.000 claims description 13
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000576 coating method Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000000717 retained effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种制造分离栅闪存器件的方法，借此防止产生纵梁。所述方法包括：在半导体基片上的活性区内形成覆盖有盖层的第一栅图形；以及形成覆盖第一栅图形的一侧的抗蚀刻剂层，所述抗蚀刻剂层延伸到基片表面，以覆盖活性区内相邻第一栅图形的一个面对侧。所述方法还包括：在第一栅图形的被暴露表面形成绝缘层；以及形成覆盖第一栅图形和绝缘层的第二栅图形，所述第二栅图形不与抗蚀刻层重叠。所述方法进一步包括去除抗蚀刻层，以及在基片中形成一掺杂区对，与第一和第二栅图形对准。
Description
技术领域
本发明涉及一种制造分离栅闪存设备的方法。
发明背景
总体上，闪存设备是能够维持存储于其存储单元(memory cell)内的信息而无需电源的非易失存储器设备，它被安装到电路板上以使能高速度的电消除。
闪存技术以变化性修改单元结构的方式保持进化。各种单元可以被分类成堆叠栅单元、分离栅单元等。
在堆叠栅单元中，浮动栅和控制栅被顺序地堆叠。然而，被堆叠的栅单元具有过消除的问题。当浮动栅被过放电时发生过消除。过放电单元的阈电压显示出负值。即使单元未被选择，即，即使读出电压未被施加到控制栅，但是出现电流流动。为了克服过消除问题，已经建议分离栅单元结构。
根据相关技术制造分离栅闪存设备的方法被解释如下。
图1A至1D是用于解释根据相关技术制造分离栅闪存设备的方法的横断面图。
参考图1A，ONO(氧化物-氮化物-氧化物)层102、第一导体层、氧化物层104、以及氮化物层105被顺序地堆叠在半导体基片101上。氮化物层105、氧化物层104、以及导体层被图形化以形成第一栅图形103。在基片101上执行退火以在第一栅图形103的左和右侧壁上生成热氧化物层106。
参考图1B，即将不能被第一栅图形103所覆盖的ONO层102的暴露部分被蚀刻掉。通过热氧化在基片被暴露的表面上生长栅氧化物层107。然后第二导体层108被沉积在包括第一栅图形103的基片上。
参考图1C，第二导体层108被选择性地图形化以保留在第一栅图形103的一侧上。因此，第二栅图形108a被形成在第一栅图形103的一侧上，以完成由第一和第二栅图形103和108a所构建的分离栅。热氧化物层109被形成在第二栅图形108a的表面上。在基片101上执行轻的离子注入，以为分别在分离栅两侧下面的基片中的LDD(轻掺杂的漏极)结构形成轻掺杂区n-。
参考图1D，间隔物110被形成在第二栅图形108a的侧壁上。在基片上进行重的离子注入，以分别为相邻于轻掺杂区的基片中的源极和漏极形成重掺杂区n+。通过相关技术方法，对称的分离栅对被形成在存储单元区域中。由于在为分离栅的第二栅图形沉积第二导体层时，第一栅图形、氧化物层和氮化物层被堆叠在基片的一对所规定的部分上，所以因第一图形、氧化物层和氮化物层的阶梯差导致在一分离栅对区域之间提供凹槽。
在通过对第二导体层进行图形化而形成第二栅图形时，在一分离栅对区域之间的一部分第二导体层被不完全地蚀刻，而分离栅区域的其它部分被完全去除。
具体地，当第二导体层通过湿蚀刻被选择性地去除时，聚合物作为蚀刻残余物而产生。聚合物被累积在第一栅图形之间，并且阻止蚀刻剂气体被充足地供应到一分离栅对之间的空间。这阻止了蚀刻过程的完成。
结果是，图3中的纵梁120被产生在分离栅对区域之间的空间中。分离栅对区域之间的空间对应于如此部分，其中将形成用于连接到上线的接触孔。因此，纵梁使电特征如接触电阻等降级。
在相关技术的方法中，被堆叠在第一栅图形上的绝缘层厚度得到减少，以抑制纵梁的产生。然而，如果被堆叠在第一栅图形上的绝缘层厚度被减少时，第一和第二栅图形之间的寄生电容得到增加。
发明内容
因而，本发明针对一种制造分离栅闪存设备的方法，其显著地避免地因相关技术的局限和缺点所导致的一个或更多个问题。
本发明有利地提供了一种制造分离栅闪存的方法，借助于所述方法防止纵梁被保留在分离栅对之间。
本发明的附加优点、目的和特点将部分地在下面的说明中加以阐述，且当本领域普通技术人员审查下述内容时部分地将对他们是显而易见的，或可通过实践本发明而获知。本发明的目的和其它优点可通过书面说明和其权利要求以及所附附图中所特别指出的结构来加以实现和获得。
为了获得这些目的和其它优点以及根据本发明的意图，如在此所体现和广泛说明的那样，一种根据本发明用于制造分离栅闪存设备的方法包括下述步骤：在半导体基片上的活性区中在规定的彼此之间的距离处形成第一栅图形对；形成抗蚀刻层图形，其覆盖所述第一栅图形对的面对的侧壁以及对应于所规定距离的基片表面；在第一栅图形对的被暴露表面上形成绝缘层；在所述第一栅图形对上形成第二栅图形对，其每一个分别不与抗蚀刻层重叠；去除抗蚀刻层；以及在分别与第一和第二栅图形对所对准的基片中形成掺杂区。
在示范的实施例中，每个第一栅图形被形成为覆盖有盖层。
在示范的实施例中，所述盖层包括氧化物层和氮化物层。
在示范的实施例中，通过在包括抗蚀刻层和第一栅图形的基片上所沉积的导体层上进行各向异性蚀刻，形成第二栅图形。
在示范的实施例中，抗蚀刻层由氧化物或氮化物而形成。
在示范的实施例中，抗蚀刻层通过湿蚀刻被去除。
在示范的实施例中，掺杂区的形成步骤包括下述步骤：在基片中形成轻掺杂区分别与第一和第二栅图形对相对准；分别在所述第一和第二栅对的侧壁上形成间隔物；以及在基片中形成重掺杂区分别与间隔物对准。
在本发明的另一方面中，一种制造分离栅闪存设备的方法包括下述步骤：在半导体基片上的活性区中形成覆盖有盖层的第一栅图形；形成覆盖第一栅图形一侧的抗蚀刻剂层，所述抗蚀刻剂层延伸到基片表面以覆盖活性区内相邻第一栅图形的一个面对侧；在第一栅图形的被暴露表面形成绝缘层；形成不与抗蚀刻剂层重叠且覆盖第一栅图形和绝缘层的第二栅图形；去除抗蚀刻层；以及在基片中形成一掺杂区对与第一和第二栅图形对准。
在示范的实施例中，盖层包括氧化物层和氮化物层。
在示范的实施例中，通过在包括抗蚀刻层和第一栅图形的基片上所沉积的导体层上进行各向异性蚀刻，形成第二栅图形。
在示范的实施例中，抗蚀刻层由氧化物或氮化物而形成。
在示范的实施例中，抗蚀刻层通过湿蚀刻被去除。
在示范的实施例中，掺杂区的形成步骤进一步包括下述步骤：在基片中形成轻掺杂区，与第一和第二栅图形对准；分别在所述第一和第二栅的侧壁上形成间隔物；以及在基片中形成重掺杂区，分别与间隔物对准。
要理解到本发明的上述概述说明和下述详细说明两者均是示范性的，其并不对本发明是限制性的。
附图说明
为提供对本发明的进一步理解而包括在内以及被结合在其中且构成这个申请的一部分的所附附图示例出本发明的实施例，且与说明一道用来解释本发明的原理。在所述附图中：
图1A至1D是用于解释根据相关技术制造分离栅闪存的方法的横断面图；
图2A至2E是用于解释根据本发明制造分离栅闪存的方法的横断面图；以及
图3是根据相关技术的分离栅闪存设备的SEM图片，其中纵梁被示出。
具体实施方式
现在将详细参考本发明的示范实施例，其在所附的附图中被示例。在可能需要的地方，贯穿附图相同的参考数字将被用来指相同或相似的部分。
图2A至2E是用于解释根据本发明制造分离栅闪存的方法的横断面图。
参考图2A，器件隔离层202被形成在由单晶硅等形成的半导体基片201上。通过隔离过程如STI(浅沟槽隔离)形成器件隔离层202，以限定基片201上的活性区。电介质层203被形成在基片201上。电介质层203可具有氧化物-氮化物-氧化物结构。
第一导体层和绝缘层被顺序地堆叠在电介质层203上。第一导体层可由多晶硅形成。绝缘层可包括由氧化物层205和氮化物层206组成的双层。
在光致抗蚀剂层已经被涂在绝缘层上之后，在光致抗蚀层上进行曝光和显影以形成限定第一栅图形区域的光致抗蚀图形(在附图中未示)。通过将光致抗蚀剂图形作为蚀刻掩模来使用，绝缘层和第一导体层被顺序地蚀刻以形成覆盖有绝缘层图形的第一栅图形204。在电介质203的相同活性区上离开规定距离，同时形成具有对称于第一栅图形204的相邻第一栅图形204。然后光致抗蚀剂被去除。
参考图2B，抗蚀刻剂层被形成在包括第一栅图形204和相邻第一栅图形的基片201上面。抗蚀刻剂层由氧化物或氮化物层而形成。
通过照相制版术抗蚀刻层被部分地去除，以形成抗蚀刻层图形207。在如此做时，抗蚀刻层图形207保留在第一栅图形204和相邻第一栅图形之间的空间上，并且进一步延伸以与第一栅图形204和相邻第一栅图形的部分重叠。因而，第一栅图形204和相邻第一栅图形的非重叠部分被暴露。被暴露的区域对应于第二栅图形区域及相邻第二栅图形区域。
在基片上进行退火以在第一栅图形204和相邻栅图形的被暴露部分上生成热氧化物层208。第一栅图形204上的绝缘层以及第一栅图形204侧壁上的热氧化物层208将位于第一栅图形和即将形成的第二栅图形之间。绝缘层和热氧化物层将起到减少第一和第二栅图形之间的寄生电容的作用。同时，相同的结构被对称地提供给相邻第一栅图形。
参考图2C，未覆盖第一栅图形、相邻第一栅图形、以及抗蚀刻层图形207的电介质层203被蚀刻掉。因此，电介质层图形203仅保留在第一栅图形、相邻第一栅图形、以及抗蚀刻层图形207底下。在活性区中未覆盖有电介质层图形203的基片表面被暴露。通过热氧化，栅氧化物层209被形成在活性区内被暴露的基片表面上。
第二栅图形和相邻第二栅图形的第二导体层210被沉积在包括第一栅图形204和相邻第一栅图形的基片201上。被沉积在分离栅区域对之间，即第一栅图形204和相邻栅图形之间的空间中的第二导体层210具有归结于抗蚀刻剂层207厚度的平缓斜度。
参考图2D，第二导体层210被选择性地图形化，以保留在第二栅图形区域和相邻第二栅图形区域上，以形成第二栅图形210a和对称于第二栅图形210a的相邻第二栅图形210a。由于被沉积在第一栅图形204和相邻栅图形之间的第二导体层210具有平滑的斜度，所以在对第二导体层210进行蚀刻时，抗蚀刻剂气体被充足地提供到分离栅区域对之间的空间，以抑制在这个区域中纵梁的产生。在分离栅区域对之间的空间内产生纵梁的情况下，可在基片上进一步进行过蚀刻以去除所产生的纵梁。纵梁(stringer)下面的抗蚀刻层图形207使基片201免受过蚀刻的破坏。然后通过使用HF等的湿蚀刻，抗蚀刻层207被去除。
热氧化物层被形成在第二栅图形210a的表面以及具有通过热氧化被加以去除的抗蚀刻层的第一栅图形204的侧壁上。因而，包括第一和第二栅图形204和210a的分离栅被完成。当然，具有与前一分离栅相对称的结构、且包括相邻第一和第二栅图形的另一个分离栅被同时提供给另一个分离栅区域。
参考图2E，在基片201上进行IDD离子注入，以形成与每个分离栅对准的LDD结构的轻掺杂区n-。氧化物层和氮化物层被顺序地堆叠在包括分离栅的基片201上，且然后被各向异性地蚀刻以分别在分离栅的侧壁上形成间隔物212。在基片201上进行重的离子注入，以为分离栅的源极和漏极形成重掺杂区n+。
此后，绝缘间层(在附图中未示)被沉积在包括分离栅的基片201上。绝缘层被选择性地蚀刻以形成暴露分离栅对之间的空间的接触孔。由于在分离栅对之间的空间中未产生纵梁，所以接触电阻未得到降级。
因而，在本发明中，抗蚀刻层被形成以减少第二栅图形的第二导体层的阶梯差，借此防止纵梁被产生在分离栅区域对之间的空间中。此外，即使产生纵梁，但是抗蚀剂层可以防止基片被用于去除纵梁的过蚀刻所破坏。
因此，本发明防止在分离栅区域对之间的空间中的纵梁，由此增强了存储器件的电特性。
在此全面引入韩国专利申请号P2003-0101769作为参考。
对于本领域中的普通技术人员将显而易见地是在本发明中可以进行各种修改和变化。因此，旨在本发明覆盖在所附权利要求和其等效物之内的这个发明的修改和变化。
Claims (20)
1.一种制造分离栅闪存设备的方法，包括下述步骤：
在半导体基片上的活性区中在规定的彼此之间的距离处形成一第一栅图形对；
形成抗蚀刻层图形，其覆盖所述第一栅图形对的面对的侧壁以及覆盖对应于所规定距离的基片表面；
在所述第一栅对的被暴露表面形成绝缘层；
在所述第一栅图形对上分别形成一第二栅图形对，其不与抗蚀刻层重叠；
去除所述抗蚀刻层；以及
在所述基片中形成分别与第一和第二栅图形对对准的掺杂区。
2.根据权利要求1所述的方法，其中形成一第一栅图形对的步骤包括：形成覆盖每个所述第一栅图形对的盖层的步骤。
3.根据权利要求2所述的方法，其中形成盖层的步骤包括：形成氧化物层和氮化物层的盖层。
4.根据权利要求1所述的方法，其中形成一第二栅图形对的步骤包括：对沉积在包括抗蚀刻层和第一栅图形的基片上的导体层进行各向异性蚀刻。
5.根据权利要求1所述的方法，其中形成抗蚀刻层的步骤包括：形成氧化物或氮化物的抗蚀刻层。
6.根据权利要求1所述的方法，其中去除抗蚀刻层的步骤包括：通过湿蚀刻去除抗蚀刻层。
7.根据权利要求1所述的方法，其中形成掺杂区的步骤包括下述步骤：
与第一和第二栅图形对相对准，在基片中分别形成轻掺杂区；
分别在第一和第二栅图形对的侧壁上形成间隔物；以及
与间隔物对准，在基片中分别形成重掺杂区。
8.一种制造分离栅闪存设备的方法，包括下述步骤：
在半导体基片上的活性区中形成覆盖有盖层的第一栅图形；
形成覆盖第一栅图形一侧的抗蚀刻剂层，所述抗蚀刻剂层延伸到基
片表面以覆盖活性区内相邻第一栅图形的一个面对侧；
在第一栅图形的被暴露表面形成绝缘层；
形成覆盖第一栅图形和绝缘层的第二栅图形，所述第二栅图形不与
抗蚀刻剂层重叠；
去除抗蚀刻层；以及
与第一和第二栅图形对准在基片中形成一掺杂区对。
9.根据权利要求8所述的方法，其中形成具有盖层的第一栅图形的步骤包括：形成氧化物层和氮化物层的盖层。
10.根据权利要求8所述的方法，其中形成第二栅图形的步骤包括：对包括抗蚀刻层和第一栅图形的基片上所沉积的导体层进行各向异性蚀刻。
11.根据权利要求8所述的方法，其中形成抗蚀刻层的步骤包括：形成氧化物或氮化物的抗蚀刻层。
12.根据权利要求8所述的方法，其中去除抗蚀刻层的步骤包括：通过湿蚀刻去除抗蚀刻层。
13.根据权利要求8所述的方法，其中形成掺杂区的步骤包括下述步骤：
在基片上形成轻掺杂区，与第一和第二栅图形对准；
分别在第一和第二栅的侧壁上形成间隔物；以及
与间隔物对准分别在基片中形成重的掺杂区。
14.一种制造分离栅闪存设备的方法包括：
在半导体基片上的活性区中在规定的彼此之间的距离处形成一第一栅图形对的步骤；
形成抗蚀刻层图形的步骤，所述抗蚀刻层图形覆盖所述第一栅图形对的面对的侧壁以及覆盖对应于所规定距离的基片表面；
在所述第一栅对的被暴露表面上形成绝缘层的步骤；
在所述第一栅图形对上分别形成一第二栅图形对的步骤，所述第二栅图形对不与抗蚀刻层重叠；
去除所述抗蚀刻层的步骤；以及
在分别与第一和第二栅图形对所对准的基片中形成掺杂区的步骤。
15.根据权利要求14所述的方法，其中形成第一栅图形对的步骤包括：形成覆盖每个第一栅图形对的盖层的步骤。
16.根据权利要求15所述的方法，其中形成盖层的步骤包括：形成氧化物层和氮化物层的盖层的步骤。
17.根据权利要求14所述的方法，其中形成一第二栅图形对的步骤包括：对沉积在包括抗蚀刻层和第一栅图形的基片上的导体层进行各向异性蚀刻的步骤。
18.根据权利要求14所述的方法，其中形成抗蚀刻层的步骤包括：形成氧化物或氮化物的抗蚀刻层的步骤。
19.根据权利要求14所述的方法，其中去除抗蚀刻层的步骤包括：通过湿蚀刻去除抗蚀刻剂的步骤。
20.根据权利要求14所述的方法，其中形成掺杂区的步骤包括：
在与第一和第二栅图形对相对准的基片中分别形成轻掺杂区的步骤；
分别在第一和第二栅图形对的侧壁上形成间隔物的步骤；以及
在与间隔物对准的基片中分别形成重掺杂区的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0101769A KR100526476B1 (ko) | 2003-12-31 | 2003-12-31 | 스플릿 게이트형 플래쉬 메모리 소자의제조방법 |
| KR1020030101769 | 2003-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1697159A true CN1697159A (zh) | 2005-11-16 |
Family
ID=34698908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2004101034957A Pending CN1697159A (zh) | 2003-12-31 | 2004-12-28 | 制造分离栅闪存设备的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6958274B2 (zh) |
| JP (1) | JP4184337B2 (zh) |
| KR (1) | KR100526476B1 (zh) |
| CN (1) | CN1697159A (zh) |
| DE (1) | DE102004063139B4 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526471B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 스플릿 게이트형 플래시 메모리 소자의 제조 방법 |
| KR100634006B1 (ko) * | 2005-09-05 | 2006-10-16 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 |
| US7656049B2 (en) | 2005-12-22 | 2010-02-02 | Micron Technology, Inc. | CMOS device with asymmetric gate strain |
| US7473623B2 (en) | 2006-06-30 | 2009-01-06 | Advanced Micro Devices, Inc. | Providing stress uniformity in a semiconductor device |
| US8422304B2 (en) | 2009-12-16 | 2013-04-16 | Dongbu Hitek Co., Ltd. | Flash memory device and method for manufacturing flash memory device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
| US6130132A (en) * | 1998-04-06 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Clean process for manufacturing of split-gate flash memory device having floating gate electrode with sharp peak |
| US6017795A (en) * | 1998-05-06 | 2000-01-25 | Taiwan Semiconductor Manufacturing Company | Method of fabricating buried source to shrink cell dimension and increase coupling ratio in split-gate flash |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
| US6284596B1 (en) * | 1998-12-17 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method of forming split-gate flash cell for salicide and self-align contact |
| US6380030B1 (en) * | 1999-04-23 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Implant method for forming Si3N4 spacer |
| US6200860B1 (en) * | 1999-05-03 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Process for preventing the reverse tunneling during programming in split gate flash |
| US6174772B1 (en) * | 1999-07-06 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Optimal process flow of fabricating nitride spacer without inter-poly oxide damage in split gate flash |
| TW432512B (en) * | 1999-11-16 | 2001-05-01 | Winbond Electronics Corp | Manufacturing of split-gate flash memory |
| US6436764B1 (en) * | 2000-06-08 | 2002-08-20 | United Microelectronics Corp. | Method for manufacturing a flash memory with split gate cells |
| US6468863B2 (en) * | 2001-01-16 | 2002-10-22 | Taiwan Semiconductor Manufacturing Co., Ltd | Split gate field effect transistor (FET) device employing dielectric barrier layer and method for fabrication thereof |
| US6828183B1 (en) * | 2002-04-11 | 2004-12-07 | Taiwan Semiconductor Manufacturing Company | Process for high voltage oxide and select gate poly for split-gate flash memory |
| US6706601B1 (en) * | 2003-03-19 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Method of forming tiny silicon nitride spacer for flash EPROM by using dry+wet etching technology |
-
2003
- 2003-12-31 KR KR10-2003-0101769A patent/KR100526476B1/ko not_active IP Right Cessation
-
2004
- 2004-12-22 DE DE102004063139A patent/DE102004063139B4/de not_active Expired - Fee Related
- 2004-12-27 JP JP2004376947A patent/JP4184337B2/ja not_active Expired - Fee Related
- 2004-12-28 CN CNA2004101034957A patent/CN1697159A/zh active Pending
- 2004-12-30 US US11/024,724 patent/US6958274B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4184337B2 (ja) | 2008-11-19 |
| KR20050069573A (ko) | 2005-07-05 |
| DE102004063139B4 (de) | 2010-05-06 |
| US20050142761A1 (en) | 2005-06-30 |
| DE102004063139A1 (de) | 2005-12-15 |
| US6958274B2 (en) | 2005-10-25 |
| JP2005197713A (ja) | 2005-07-21 |
| KR100526476B1 (ko) | 2005-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7348246B2 (en) | Methods of fabricating non-volatile memory devices including divided charge storage structures | |
| CN112750752B (zh) | 深沟槽隔离结构的形成方法及半导体器件的形成方法 | |
| CN1862820A (zh) | 快闪存储器及其制造方法 | |
| CN1758428A (zh) | 在快闪存储器件内形成壁氧化物层与隔离层的方法 | |
| KR20090072229A (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| CN1862784A (zh) | 包括隔离沟槽的半导体器件及其制造方法 | |
| KR100549269B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자의 제조방법 | |
| CN1138749A (zh) | 器件隔离方法 | |
| CN1697159A (zh) | 制造分离栅闪存设备的方法 | |
| CN1832134A (zh) | 于半导体装置中形成栅电极图案的方法 | |
| CN1705086A (zh) | 用于制造具有多栅氧化膜的半导体器件的方法 | |
| US20100052048A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20080061476A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR100671603B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP2009278098A (ja) | フラッシュメモリ素子及びその製造方法 | |
| KR100673154B1 (ko) | 플래쉬 메모리 소자의 소자 분리막 형성 방법 | |
| KR100953040B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100772706B1 (ko) | 반도체 소자의 콘택홀 제조 방법 | |
| KR20050059927A (ko) | 플래시 소자의 제조 방법 | |
| CN100350588C (zh) | 浅槽隔离区与动态随机存取存储器的结构及其制造方法 | |
| CN117976619A (zh) | 互联层中空气间隙的形成方法 | |
| KR101030298B1 (ko) | 스택 게이트형 플래쉬 메모리 소자의 제조 방법 | |
| US20080048252A1 (en) | Mosfet device suppressing electrical coupling between adjoining recess gates and mthod for manufacturing the same | |
| KR970054214A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR20060122154A (ko) | 플래쉬 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20051116 |