KR20050069573A - 스플릿 게이트형 플래쉬 메모리 소자의제조방법 - Google Patents
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Abstract
본 발명은 스플릿 게이트형 플래쉬 메모리 소자를 제조함에 있어서, 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 방지함과 동시에 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 스플릿 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것으로서,
본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은 소자분리막에 의해 액티브 영역이 정의되는 반도체 기판을 준비하는 단계;와, 상기 반도체 기판 전면 상에 유전체막, 제 1 도전층 및 절연막을 순차적으로 형성하는 단계;와, 상기 제 1 도전층 및 절연막을 선택적으로 패터닝하여 제 1 게이트 패턴을 형성하는 단계;와, 상기 제 2 게이트 패턴이 형성되지 않는 영역에 식각 억제막을 형성하는 단계;와, 상기 식각 억제막 및 제 1 게이트 패턴 하부의 유전체막을 제외한 기판 상의 유전체막을 제거하는 단계;와, 상기 노출된 기판 상에 게이트 절연막을 형성하는 단계;와, 상기 기판 전면 상에 제 2 도전층을 적층하는 단계;와, 상기 제 2 도전층을 선택적으로 패터닝하여 상기 식각 억제막이 존재하지 않는 제 1 게이트 패턴의 일측면에 제 2 게이트 패턴을 형성하는 단계;와, 상기 식각 억제막을 제거하는 단계;와, 상기 제 2 게이트 패턴의 표면 및 상기 식각 억제막이 제거된 제 1 게이트 패턴의 일측면에 열산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 스플릿 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 보다 상세하게는 스플릿 게이트형 플래쉬 메모리 소자를 제조함에 있어서, 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 방지함과 동시에 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 스플릿 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 소자이다. 플래쉬 메모리 기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔다. 이러한 다양한 셀의 종류로는 스택 게이트 셀(stacked gate cell), 스플릿 게이트 셀(split gate cell) 등의 구조가 있다.
상기 스택 게이트 셀 구조는 플로팅 게이트와 콘트롤 게이트가 순차적으로 적층되어 있는 형태이다. 상기 스택 게이트 셀의 단점은 과소거(over erase)의 문제이다. 과소거의 문제는 상기 플로팅 게이트가 과도하게 방전되었을 때 발생된다. 과도하게 방전된 셀의 문턱전압은 음(-)의 값을 나타낸다. 이에 따라, 셀이 선택되지 않은 즉, 콘트롤 게이트에 리드 전압(read voltage)을 가하지 않은 상태에서도 전류가 흐르는 문제가 발생하게 된다. 이러한 과소거 문제를 해결하기 위해 스플릿 게이트 셀 구조가 제안되었다.
종래의 스플릿 게이트 셀 구조의 플래쉬 메모리 소자 제조방법을 설명하면 다음과 같다. 먼저, 도 1a에 도시한 바와 같이 반도체 기판(101) 상에 ONO(Oxide-Nitride-Oxide)층(102), 제 1 도전층, 산화막(104) 및 질화막(105)을 순차적으로 적층한다. 그런 다음, 상기 산화막(104), 질화막(105) 및 제 1 도전층을 선택적으로 패터닝하여 제 1 게이트 패턴(103)을 형성한다. 이어, 상기 기판(101)을 열처리하여 상기 제 1 게이트 패턴(103)의 좌우 측벽에 열산화막(106)을 성장시킨다. 이와 같은 상태에서, 도 1b에 도시한 바와 같이 상기 제 1 게이트 패턴(103) 하부의 ONO층을 제외한 기판 표면의 ONO층(102)을 식각, 제거한다. 그런 다음, 열산화 공정을 이용하여 기판 전면 상에 게이트 절연막(107)을 성장시킨다. 이어, 상기 제 1 게이트 패턴을 포함한 기판 전면 상에 제 2 도전층(108)을 적층한다. 이와 같은 상태에서, 도 1c에 도시한 바와 같이 상기 제 2 도전층(108)을 선택적으로 패터닝하여 상기 제 1 게이트 패턴(103)의 일측면에만 남도록 한다. 이에 따라, 상기 제 1 게이트 패턴(103)의 일측에 제 2 게이트 패턴(108a)이 형성되어 제 1 게이트 패턴(103)과 제 2 게이트 패턴(108a)을 구비하는 스플릿 게이트의 형태가 형성된다. 그런 다음, 상기 제 2 게이트 패턴(108a)의 표면에 열산화막을 형성한다. 이어, 그런 다음, 기판 전면을 대상으로 저농도의 불순물 이온을 주입하여 스플릿 게이트 좌우의 기판 내부에 LDD 구조를 위한 저농도 불순물 이온 영역(n-)을 형성한다. 이어, 도 1d에 도시한 바와 같이 상기 제 2 게이트 패턴(108a)의 측벽에 스페이서(110)를 형성하고 소스/드레인 형성을 위한 고농도의 불순물 이온을 주입하면 종래 기술에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은 완료된다.
종래의 스플릿 게이트형 플래쉬 메모리 소자의 제조방법에 의해 메모리 셀 영역에 대칭 형상을 갖는 스플릿 게이트가 형성되는데, 스플릿 게이트의 제 2 게이트 패턴 형성을 위한 제 2 도전층 적층시 기판 상의 소정 영역에 제 1 게이트 패턴과 산화막 및 질화막이 기 적층된 상태이기 때문에 상기 산화막, 질화막 및 제 1 게이트 패턴으로 인한 단차로 인해 두 개의 스플릿 게이트 영역 사이의 공간이 움푹 파인 형상을 갖게 된다. 이에 따라, 후속의 제 2 도전층의 패터닝에 의한 제 2 게이트 패턴 형성시 상기 두 개의 스플릿 게이트 영역 사이의 공간에 존재하는 제 2 도전층은 상기 스플릿 게이트 영역 상의 제 2 도전층에 비해 불완전 식각이 발생하게 된다. 구체적으로, 상기 제 2 도전층의 선택적 건식 식각시 식각 부산물인 폴리머(polymer)가 발생되는데 상기 폴리머가 상기 제 1 게이트 패턴의 측면에 쌓이게 되어 식각 가스가 두 개의 스플릿 게이트 영역 사이의 공간에 충분히 전달되지 못하게 되어 불완전 식각이 발생하는 것이다.
이와 같은 불완전 식각의 결과, 상기 두 개의 스플릿 게이트 영역 사이의 공간에 상기 제 2 도전층의 미식각된 잔류물인 스트링거(stringer)(도 3의 120)가 발생하게 된다. 한편, 상기 두 개의 스플릿 게이트 영역 사이의 공간은 후속의 공정을 통해 상부 배선과 연결되는 콘택홀이 형성되는 부위이다. 따라서, 상기 콘택홀이 형성되는 부위에 스트링거가 발생함에 따라 콘택 저항을 악화시키는 등의 전기적 특성 저하를 야기하게 된다.
종래 기술에 있어서, 상기 스트링거의 발생을 방지하기 위해 제 1 게이트 패턴 상에 적층되는 절연막의 두께를 줄이는 등의 방법을 사용하였으나, 이는 제 1 게이트 패턴과 제 2 게이트 패턴 사이의 기생 정전용량을 증가시키는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 스플릿 게이트형 플래쉬 메모리 소자를 제조함에 있어서, 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 방지함과 동시에 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은 소자분리막에 의해 액티브 영역이 정의되는 반도체 기판을 준비하는 단계;와, 상기 반도체 기판 전면 상에 유전체막, 제 1 도전층 및 절연막을 순차적으로 형성하는 단계;와, 상기 제 1 도전층 및 절연막을 선택적으로 패터닝하여 제 1 게이트 패턴을 형성하는 단계;와, 상기 제 2 게이트 패턴이 형성되지 않는 영역에 식각 억제막을 형성하는 단계;와, 상기 식각 억제막 및 제 1 게이트 패턴 하부의 유전체막을 제외한 기판 상의 유전체막을 제거하는 단계;와, 상기 노출된 기판 상에 게이트 절연막을 형성하는 단계;와, 상기 기판 전면 상에 제 2 도전층을 적층하는 단계;와, 상기 제 2 도전층을 선택적으로 패터닝하여 상기 식각 억제막이 존재하지 않는 제 1 게이트 패턴의 일측면에 제 2 게이트 패턴을 형성하는 단계;와, 상기 식각 억제막을 제거하는 단계;와, 상기 제 2 게이트 패턴의 표면 및 상기 식각 억제막이 제거된 제 1 게이트 패턴의 일측면에 열산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 산화막과 질화막의 이중층으로 구성할 수 있다.
바람직하게는, 상기 식각 억제막은 산화막 또는 질화막으로 형성할 수 있다.
본 발명의 특징에 따르면, 제 1 게이트 패턴과 제 2 게이트 패턴으로 구성되는 스플릿 게이트를 형성함에 있어, 상기 제 2 게이트 패턴 형성 전에 상기 제 2 게이트 패턴이 형성되지 않는 영역 즉, 콘택홀이 형성되는 부위를 포함한 영역에 식각 억제막을 형성하여, 상기 식각 억제막의 두께에 따른 보상으로 상기 제 1 게이트 패턴을 포함한 기판 전면 상에 적층되는 제 2 게이트 패턴을 위한 제 2 도전층이 기판 전면에 걸쳐 비교적 단차가 작은 형태로 적층되도록 함으로써, 제 2 게이트 패턴의 패터닝시 식각 가스가 균일하게 전달하도록 하여 후속의 공정을 통해 콘택홀이 형성되는 부위인 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 미연에 방지할 수 있게 된다. 또한, 스트링거의 발생하는 경우 상기 스트링거의 제거를 위한 오버에칭 공정 진행시 상기 식각 억제막으로 인해 하부의 기판 손상을 최대한 억제할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 2e는 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판(201)에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(201)의 필드 영역에 소자분리막(202)을 형성한다. 그런 다음, 상기 기판(201) 전면 상에 유전체막(203)을 형성한다. 상기 유전체막(203)은 산화막(oxide)-질화막(nitride)-산화막(oxide)의 구조로 형성할 수 있다. 이어, 상기 유전체막(203) 상에 제 1 도전층 및 절연막을 순차적으로 적층한다. 여기서, 상기 제 1 도전층은 폴리실리콘층으로 형성할 수 있으며, 상기 절연막은 산화막(205)과 질화막(206)의 이중층으로 형성할 수 있다.
이와 같은 상태에서, 상기 절연막 상에 감광막을 도포한 다음, 통상의 포토리소그래피 공정을 이용하여 제 1 게이트 패턴(204) 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한다. 그런 다음, 상기 감광막 패턴을 식각 마스크로 이용하여 노출된 상기 절연막 및 제 1 도전층을 순차적으로 식각, 제거하여 제 1 게이트 패턴(204)을 형성한다.
상기 제 1 게이트 패턴(204)이 형성된 상태에서, 도 2b에 도시한 바와 같이 기판(201) 전면 상에 식각 억제막(207)을 적층한다. 상기 식각 억제막(207)으로는 산화막 또는 질화막이 사용될 수 있다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 이용하여 제 2 게이트 패턴이 형성될 영역에 상응하는 부위의 식각 억제막(207)을 제거한다.
소정의 열처리 공정을 통하여 상기 제 1 게이트 패턴(204)의 노출된 일측면에 열산화막(208)을 성장시킨다. 여기서, 상기 제 1 게이트 패턴(204)의 상부 및 측부에 형성된 절연막 및 열산화막은 후속의 공정으로 형성되는 제 2 게이트 패턴과 제 1 게이트 패턴(204) 사이에 개재되어 둘 사이의 기생 정전용량을 줄이는 역할을 한다.
이와 같은 상태에서, 도 2c에 도시한 바와 같이 상기 제 1 게이트 패턴(204) 및 상기 식각 억제막(207)에 의해 가려진 부분 이외의 유전체막(203)을 식각, 제거한다. 그런 다음, 열산화 공정을 통해 상기 기판(201) 전면 상에 게이트 절연막(209)을 성장시킨다. 이어, 상기 제 1 게이트 패턴(204)을 포함한 기판(201) 전면 상에 제 2 게이트 패턴 형성을 위한 제 2 도전층(210)을 적층한다. 이 때, 상기 두 개의 스플릿 게이트 영역과 그 사이의 공간에 적층되는 제 2 도전층(210)은 상기 식각 억제막(207)의 두께로 인해 경사도가 다소 완만하게 된다.
이어, 도 2d에 도시한 바와 같이 상기 제 2 도전층(210)을 선택적으로 패터닝하여 상기 제 1 게이트 패턴(204)의 일측부에만 남도록 하여 제 2 게이트 패턴(210a)을 완성한다. 전술한 바와 같이 두 개의 스플릿 게이트 영역과 그 사이의 공간에 적층된 제 2 도전층(210)이 다소 완만한 경사를 갖기 때문에 상기 제 2 도전층(210)의 식각시 두 개의 스플릿 게이트 영역 사이의 공간에 식각 가스가 충분히 전달되어 해당 영역에 스트링거가 발생하는 것을 억제할 수 있게 된다. 만일, 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 경우 상기 스트링거를 제거하기 위한 오버에칭 공정을 적용하는데, 이 때 상기 오버에칭의 진행시 상기 스트링거 하부에 식각 억제막(207)이 존재하기 때문에 식각 억제막(207) 하부의 기판(201) 손상을 최대한 억제할 수 있게 된다.
이와 같은 상태에서, 잔류하는 식각 억제막(207)을 불산 등의 습식 에천트를 이용하여 제거한다. 그런 다음, 소정의 열처리 공정을 적용하여 상기 제 2 게이트 패턴(210a)의 표면 및 상기 식각 억제막(207)이 제거된 제 1 게이트 패턴(204)의 측면에 열산화막(211)을 형성한다. 이에 따라, 제 1 게이트 패턴(204)과 제 2 게이트 패턴(210a)으로 구성되는 스플릿 게이트가 완성된다.
이와 같은 상태에서, 도 2e에 도시한 바와 같이 기판(201) 전면 상에 저농도의 불순물 이온을 주입하여 상기 스플릿 게이트 좌우의 기판(201) 내부에 LDD 구조를 위한 저농도 불순물 이온 영역(n-)을 형성한다. 이어, 상기 스플릿 게이트를 포함한 기판(201) 전면 상에 스페이서(212) 형성을 위한 산화막 및 질화막을 순차적으로 적층한 다음, 이방성 식각하여 상기 스플릿 게이트의 좌우 측벽에 스페이서(212)를 형성한다. 상기 스페이서(212)가 형성된 상태에서, 기판(201) 전면 상에 소스/드레인 형성을 위한 고농도의 불순물 이온 주입 공정을 실시한다.
이후, 도면에 도시하지 않았지만 상기 스플릿 게이트를 포함한 기판(201) 전면 상에 층간절연막을 적층하고, 상기 두 개의 스플릿 게이트 영역 사이의 공간의 기판(201)이 노출되도록 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 등의 통상의 반도체 소자의 단위 공정을 적용하면 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은 완료된다. 여기서, 상기 콘택홀이 형성되는 부위인 두 개의 스플릿 게이트 영역 사이의 공간에 종래와 같은 스트링거가 발생하지 않게 됨에 따라 콘택 저항 악화 등의 종래 기술의 문제점은 해결할 수 있게 된다.
본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은 다음과 같은 효과가 있다.
제 1 게이트 패턴과 제 2 게이트 패턴으로 구성되는 스플릿 게이트를 형성함에 있어, 상기 제 2 게이트 패턴 형성 전에 상기 제 2 게이트 패턴이 형성되지 않는 영역 즉, 콘택홀이 형성되는 부위를 포함한 영역에 식각 억제막을 형성하여, 상기 식각 억제막의 두께에 따른 보상으로 상기 제 1 게이트 패턴을 포함한 기판 전면 상에 적층되는 제 2 게이트 패턴을 위한 제 2 도전층이 기판 전면에 걸쳐 비교적 단차가 작은 형태로 적층되도록 함으로써, 제 2 게이트 패턴의 패터닝시 식각 가스가 균일하게 전달하도록 하여 후속의 공정을 통해 콘택홀이 형성되는 부위인 두 개의 스플릿 게이트 영역 사이의 공간에 스트링거가 발생하는 것을 미연에 방지할 수 있게 된다. 또한, 스트링거의 발생하는 경우 상기 스트링거의 제거를 위한 오버에칭 공정 진행시 상기 식각 억제막으로 인해 하부의 기판 손상을 최대한 억제할 수 있게 된다.
도 1a 내지 1d는 종래 기술에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 2e는 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3은 종래 기술에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조 과정에서 발생하는 스트링거를 나타낸 SEM 사진.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 소자분리막
203 : 유전체막 204 : 제 1 게이트 패턴
205 : 산화막 206 : 질화막
208 : 열산화막 209 : 게이트 절연막
210a : 제 2 게이트 패턴 211 : 열산화막
212 : 스페이서
Claims (3)
- 소자분리막에 의해 액티브 영역이 정의되는 반도체 기판을 준비하는 단계;상기 반도체 기판 전면 상에 유전체막, 제 1 도전층 및 절연막을 순차적으로 형성하는 단계;상기 제 1 도전층 및 절연막을 선택적으로 패터닝하여 제 1 게이트 패턴을 형성하는 단계;상기 제 2 게이트 패턴이 형성되지 않는 영역에 식각 억제막을 형성하는 단계;상기 식각 억제막 및 제 1 게이트 패턴 하부의 유전체막을 제외한 기판 상의 유전체막을 제거하는 단계;상기 노출된 기판 상에 게이트 절연막을 형성하는 단계;상기 기판 전면 상에 제 2 도전층을 적층하는 단계;상기 제 2 도전층을 선택적으로 패터닝하여 상기 식각 억제막이 존재하지 않는 제 1 게이트 패턴의 일측면에 제 2 게이트 패턴을 형성하는 단계;상기 식각 억제막을 제거하는 단계;상기 제 2 게이트 패턴의 표면 및 상기 식각 억제막이 제거된 제 1 게이트 패턴의 일측면에 열산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막은 산화막과 질화막의 이중층으로 구성하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 식각 억제막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조방법.
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