KR20050108038A - 트렌치 소자분리막을 포함하는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
전하트랩을 방지하며 높은 게이트 전압이 인가되는 트렌치 소자분리막을 포함하는 반도체 소자 및 그 제조방법에 대해 개시한다. 개시된 발명은 트렌치의 내측 표면에 형성되고 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 절연막 및 전하트랩 방지 절연막 상에 형성된 질화막 라이너를 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 높은 게이트 전압이 인가되는 트렌치 소자분리막을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 점점 정밀해지고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자분리막에도 적용된다.
종래의 반도체 디바이스의 소자분리막으로는 대부분 로코스(LOCOS) 산화막이 이용되었다. 그러나, 로코스 방식의 소자분리막은 그 가장자리에 새부리 형상의 버즈빅(bird's beak)이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
최근에는 좁은 폭을 가지며, 우수한 소자분리 특성을 갖는 트렌치 소자분리막이 널리 채용되고 있다.
도 1은 종래의 트렌치 소자분리막을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 기판(10)에는 소정의 깊이로 식각된 트렌치(16)가 형성되어 있다. 이때, 트렌치(16)를 형성하는 건식식각 공정에 의하여 트렌치(16)의 내측 표면에 실리콘 격자결함(defect) 및 데미지(damage)가 발생할 수 있다. 실리콘 격자결함 및 데미지를 감소하기 위하여, 트렌치(16)의 내측 표면에 측벽 산화막(18)을 형성한다. 측벽 산화막(18)은 50 내지 100Å이하의 두께(d 부분)를 갖는 박막으로 형성된다. 그후, 측벽 산화막(18) 표면에 질화막 라이너(20)를 형성한다. 질화막 라이너(20)는 후속의 공정에서 측벽 산화막(18)이 더 이상 산화되지 않도록 하고, 최종적으로 형성된 트렌치 소자분리막(25)의 절연 특성을 강화시킨다. 트렌치(16)에 절연물, 예를 들어 고밀도 플라즈마 산화막(high density plasma; 22)을 매립하여 트렌치 소자분리막(25)을 완성된다.
그러나, 측벽 산화막(18)을 박막으로 균일한 두께로 형성하는 데에는 다음과 같은 문제점이 발생한다.
먼저, 측벽 산화막(18)의 두께가 얇은 경우를 살펴보기로 한다. 일반적으로 실리콘 질화막은 전하를 트랩하는 성질이 우수하여 비휘발성 메모리에서 전하트랩 소자로 많이 활용되고 있다. 그런데, 고집적 반도체 모스 트랜지스터의 핫 캐리어들은 높은 에너지를 지니고 있으므로, 박막의 게이트 산화막(32)으로 튀어 오르거나 측벽 산화막(18)을 관통하여 질화막 라이너(20)로 트랩되기 쉽다. 질화막 라이너(20)에 트랩되는 핫 캐리어들은 대부분 음전하(negative charge), 즉 전자(50)들이다.
전자(50)의 응집은 기판(10)의 양전하(positive charge), 즉 홀(52)들을 소자분리막(25)의 외주에 배열시킨다. 배열된 홀(52)들은 소자분리막(25)을 사이에 두고 분리된 접합영역(40a, 40b)간을 연결시키는 전류통로로 작용한다. 이에 따라, 기판(10)에는 누설전류가 흐르게 된다. 또한, 응집된 전자(50)들은 기판(10) 상면의 소자분리막(25) 가장자리에 전류통로를 형성하여 또 다른 누설전류를 발생시킨다. 여기서, 게이트 전극(38)은 활성영역상의 제1 게이트 전극(34)과 소자분리막(25)상의 제2 게이트 전극(36)을 포함한다.
도 2 및 도 3은 전하트랩에 의한 문턱전압(Vth)의 변화를 나타낸 도면들이다.
도 2는 차지펌핑(charge pumping) 방법에 의해 문턱전압을 측정한 도면이다. 차지펌핑 방법은 게이트 전극(38)에 펄스전압을 가하고, 기판(10)은 기준전압, 예를 들어 OV로 설정한다. 그리고 나서, 펄스전압 변화에 따른 소스와 드레인 간의 반전상태와 축적상태에서 기판(10)에 흐르는 각각의 누설전류값을 측정한다. 즉, 게이트 산화막(32)의 계면상태를 측정한다. 도 2에 의하면, 전하트랩이 있는 경우는 소스와 드레인으로부터의 누설전류가 더 커짐을 알 수 있다. 즉, 축적된 전자에 의한 전류값이 음(-)의 방향으로 커진다. 따라서, 전하트랩이 있는 경우에는 문턱전압이 감소한다. 특히 PMOS의 경우에는 문턱전압의 영향이 크다.
도 3은 게이트 전극(38)에 펄스전압을 가하는 회수에 따른 문턱전압의 변화를 나타낸 것이다. 도 3에 의하면, 좌측의 하부에서 상부로 올라갈수록 펄스 전압을 가하는 회수가 증가한다. 펄스전압을 가하는 회수가 증가할수록 소자분리막(25)에 트랩되는 전자의 수는 많아진다. 트랩되는 전자 수의 증가는 문턱전압의 변화를 야기하여 정상상태의 문턱전압으로 이르기 전에 문턱전압의 굴곡진 부분(hump; a부분)을 발생시킨다.
이어서, 도 4를 참조하여 측벽 산화막(18)의 두께가 두꺼운 경우를 살펴보기로 한다. 도 4는 트렌치(16)에서 기판(10)으로 거리에 따른 보론(B)의 농도를 나타낸 도면이다. 측벽 산화막(18)의 두께가 두꺼우면, 국부적인 응력이 발생하여 기판(10)에 결함을 발생시킨다. 이에 따라, 기판(10)의 결함을 통하여 기판(10)내의 보론이 소자분리막(25)으로 확산된다. 따라서, 소자분리막(25)과 기판(10)의 경계 부근에서의 보론의 농도는 급격히 감소한다. 더불어, 기판(10)의 결함으로 인한 누설전류도 함께 증가한다.
이러한 문제점을 해결하기 위하여 측벽 산화막(18)의 두께를 적절하게 조절하는 소자분리막과 그 제조방법이 미국등록특허 제6,486,517호에 제시되어 있다. 그러나, 상기 등록특허는 저전압, 예를 들어 약 3.3V 정도의 게이트 전압을 가해지는 디램 소자에 관한 것으로 높은 게이트 전압, 예를 들어 10V 이상이 인가되는 반도체 소자(이하, 고전압 소자)에는 적용될 수 없다.
그런데, 상기 등록특허에서 제시한 것과 같이 측벽 산화막 두께의 증가만으로는 고전압 소자에서 효과적으로 전하트랩을 방지할 수 없다. 구체적으로, 고전압 소자에 적용하기 위하여 측벽 산화막의 두께를 더욱 증대시키면, 국부적인 응력 및 누설전류가 발생한다. 이에 따라, 고전압 소자의 신뢰도는 치명적인 손상을 입게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전하트랩을 방지하고 응력집중에 의한 결함이 발생하지 않으며, 높은 게이트 전압이 인가되는 트렌치 소자분리막을 포함하는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전하트랩을 방지하고 응력집중에 의한 결함이 발생하지 않으며, 높은 게이트 전압이 인가되는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 소자분리막을 포함하는 반도체 소자는 트렌치가 형성된 반도체 기판과, 상기 트렌치의 내측 표면에 형성되어 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막; 및 상기 전하트랩 방지 절연막 상에 형성된 질화막 라이너를 포함한다.
상기 전하트랩 방지 절연막은 측벽 산화막/질소가 함유된 CVD 산화막일 수 있다.
본 발명에 따른 소자분리막은 트렌치가 형성된 반도체 기판과, 상기 트렌치의 내측 표면에 적어도 150Å 이상의 두께를 갖으며 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막 및 상기 전하트랩 방지 절연막 상에 형성된 질화막 라이너를 포함한다.
상기 전하트랩 방지 절연막의 두께는 150 내지 400Å인 것이 바람직하고, 180 내지 250Å인 것이 더욱 바람직하다.
상기 CVD 산화막은 N2 가스, NO 가스, N2O 가스 및 NH3 가스로 이루어진 군에서 선택된 적어도 어느 하나의 가스가 포함된 가스 분위기에서 열처리하여 형성할 수 있다. 또한, 상기 CVD 막은 N2 가스, NO 가스, N2O 가스 및 NH3
가스로 이루어진 군에서 선택된 적어도 어느 하나의 가스가 포함된 가스 분위기에서 플라즈마 처리하여 형성할 수 있다.
상기 CVD 산화막의 두께는 100 내지 350Å이 바람직하다.
상기 전하트랩 방지 절연막은 측벽 산화막 및 질소를 함유하는 CVD 산화막이 순차적으로 형성된 복합막일 수 있다. 이때, 상기 측벽 산화막의 두께는 10 내지 150Å일 수 있다.
상기 트렌치의 상단부는 라운딩될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 트렌치 소자분리막df 포함하는 반도체 소자의 제조방법은 먼저 반도체 기판의 선택된 영역에 트렌치를 형성한다. 그후, 상기 트렌치의 내측 표면에 형성되어 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막을 형성한다. 상기 전하트랩 방지 절연막 상에 질화막 라이너를 형성한다.
상기 CVD 산화막과 상기 트렌치 내측 표면 사이에 측벽 산화막을 더 형성할 수 있다.
본 발명에 따른 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법은 먼저 반도체 기판의 선택된 영역에 트렌치를 형성한다. 그후, 상기 트렌치 내측 표면에 희생 산화막을 형성한다. 상기 희생 산화막을 습식식각에 의해 제거한다. 상기 트렌치의 내측 표면에 적어도 150Å 이상의 두께를 갖으며, 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막을 형성한다. 상기 전하트랩 방지 절연막 상에 질화막 라이너를 형성한다.
상기 전하트랩 방지 절연막의 두께는 150 내지 400Å인 것이 바람직하고 180 내지 250Å인 것이 더욱 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
본 발명의 트렌치 소자분리막의 제조 방법이 적용되는 소자는 고집적회로 반도체 소자, 프로세서, MEM's(Micro Electro Mechanical) 소자, 광전자(optoelectronic) 소자, 디스플레이 소자(display device) 등의 미세 전자소자이다.
이하 실시예들에서는 게이트 전압이 10V 이상의 고전압이 인가되는 반도체 소자를 예로 들어 설명한다.
도 5 내지 도 14는 본 발명의 실시예에 의한 트렌치 소자분리막의 제조방법을 나타낸 단면도들이다.
도 5를 참조하면, 집적 회로 기판(100), 예컨대 실리콘 기판 상에 패드 산화막(102)과 하드 마스크용 질화막(104)을 순차적으로 형성한다. 이어서 질화막(104) 상에 유기 ARC(Anti Reflection Coating)(미도시) 및 포토레지스트(108)를 도포한다. 패드 산화막(102)은 기판(100)과 질화막(104) 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 바람직하기로는 약 100Å 정도 두께로 형성한다. 질화막(104)은 트렌치 영역 형성을 위한 식각시 하드 마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2000Å 두께로 바람직하기로는 800 내지 850Å 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
도 6을 참조하면, 활성 영역을 정의하는 포토레지스트 패턴(108a)을 형성한다. 이후, 포토레지스트 패턴(108a)을 마스크로 하여 건식식각 방법으로 질화막(104)과 패드 산화막(102)을 식각하여 질화막 패턴(104a)과 패드 산화막 패턴(102a)으로 이루어진 패드 마스크(106)를 형성한다. 질화막(104)을 식각할 때에는 불화 탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스, 예를 들면 CF4, CHF3, C2F6, C4F8, CH2
F2, CH3F, CH4, C2H2, C4F
6 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
도 7을 참조하면, 포토레지스트 패턴(108a)을 제거한 다음, 패드 마스크(106)를 식각마스크로 사용하여 노출된 기판(100)을 이방성 건식식각하여 활성영역을 한정하는 트렌치 소자분리 영역(110)을 형성한다. 포토레지스트 패턴(108a)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거할 수 있다. 트렌치 소자분리 영역(110)의 깊이는 소자분리에 충분한 깊이로 형성한다.
도 8을 참조하면, 트렌치 영역(110)의 내측 표면 및 바닥 및 패드 산화막 패턴(102a)의 측벽에 희생 산화막(112)을 형성한다. 희생 산화막(112)은 트렌치 영역(110) 형성을 위한 식각 공정시 발생한 손상 및 응력을 제거하기 위해 형성한다. 또한, 희생 산화막(112)은 후속공정에서 측벽 산화막(도 9의 114)의 두께를 최소화하기 위함이다. 희생 산화막(112)은 열산화막으로 형성하고, 10 내지 200Å 두께로 형성한다.
도 9를 참조하면, 희생 산화막(112)을 습식식각에 의해 제거하여 트렌치 내측 표면을 노출시킨다. 희생 산화막(112)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 희생 산화막(112)을 제거하면, 트렌치(110)의 내측벽의 상단부는 라운딩된다. 이에 따라, 트렌치(110) 상단부에서의 전계집중을 방지할 수 있다. 이후, 노출된 트렌치 영역(110)의 내측 표면 및 패드 산화막 패턴(102a) 측벽에 측벽 산화막(114)을 형성한다. 측벽 산화막(114)의 두께는 잔류응력을 최소화하기 위한 정도, 예를 들어 10 내지 150Å이 바람직하고 80 내지 120Å이 더욱 바람직하다.
도 10을 참조하면, 상기 결과물이 형성된 기판(100)의 전면에 질소를 함유한 CVD 산화막(116)을 증착한다. 질소가 함유된 CVD 산화막(116)은 질소가 함유된 가스 분위기에서 800℃ 정도에서 열처리하여 형성할 수 있다. 분위기 가스는 N2 가스, NO 가스, N2O 가스 및 NH3 가스로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 즉, CVD 산화막(116)을 형성한 후 질소를 함유한 가스 분위기에서 열처리하면, CVD 산화막(116)의 내부에 질소가 고용된다.
또한, 질소가 함유된 CVD 산화막(116)은 질소가 함유된 분위기 가스를 플라즈마 처리하여 형성할 수 있다. 분위기 가스는 N2 가스, NO 가스, N2O 가스 및 NH
3 가스로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 즉, CVD 산화막(116)을 형성하는 과정에서 질소 함유가스를 플라즈마 처리하여 동시에 반응시켜 형성한다. 이에 따라, 질소가 풍부한 CVD 산화막(116)이 형성된다.
CVD 산화막(116)의 두께는 가해진 게이트 전압의 크기에 따라 80 내지 350Å인 것이 바람직하고, 150 내지 250Å이 더욱 바람직하다. 이때, 가해진 게이트 전압이 크면 CVD 산화막(116)의 두께를 크게 하고, 작으면 CVD 산화막(116)의 두께를 작게 할 수 있다. CVD 산화막(116)은 열산화막과는 달리 잔류응력을 작게 남기므로 열산화막에 비해 두께를 크게 할 수 있다.
또한, CVD 산화막(116)에 질소를 함유시키면, 측벽 산화막(114)와 CVD 산화막(116) 계면에서 CVD 산화막(116)의 댕글링(dangling) 결함(defect)과 질소가 결합하여 결함을 제거시킨다. 또한, CVD 산화막(116) 내부의 공공(vacancy)에 질소가 침입함으로써 공공을 없앤다. 따라서, 질소를 이용하여 결함을 제거하므로, 결함에 의한 전하트랩을 방지할 수 있다.
본 발명의 실시예에 의한 전하트랩을 방지하는 절연막은 측벽 산화막(114) 및 질소를 함유하는 CVD 산화막(116)이 순차적으로 형성된 복합막일 수 있다. 이때, 상기 복합막의 두께는 150 내지 400Å이 바람직하고 180 내지 250Å이 더욱 바람직하다. 복합막의 두께가 150Å보다 작으면 전하트랩 방지 효과가 감소하고, 400Å보다 크면 후속공정에서 충전재(도 14의 120a)의 매립이 어려워진다.
도 11을 참조하면, CVD 산화막(116) 상에 질화막 라이너(118)를 증착한다. 질화막 라이너(118)는 트렌치 영역(110) 내측 표면을 따라 정합적으로 형성된 라이너의 형태인 것이 바람직하다. 질화막(118)은 후속의 공정에서 CVD 산화막(120)이 더 이상 산화되지 않도록 하고, 최종적으로 형성된 트렌치 소자분리막(도 12의 125)의 절연 특성을 강화시킨다. 질화막 라이너(118)는 50Å ~ 300Å의 두께로 형성할 수 있다. 선택적으로 질화막(118) 위에 캡핑막(미도시)을 더 형성할 수도 있다. 캡핑막은 질화막 라이너(118)가 후속 공정에서 손상되는 것을 방지하기 위하여 형성하는 것으로 MTO(middle temperature oxide)로 형성하는 것이 바람직하다.
도 12를 참조하면, 충전막(120)으로 트렌치 영역(110)을 매립한다. 충전막(120)으로 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 트렌치 영역(110) 매립에 가장 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 충전막(120)으로 HDP 산화막을 형성하면 막질이 치밀하고 갭필 특성이 좋으며 상부 표면이 도시한 바와 같은 모양이 된다.
도 13을 참조하면, 충전막(120)을 질화막(118)의 상부 표면과 실질적으로 동일한 레벨로 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing) 또는 에치백으로 진행할 수 있다. 평탄화 공정에서는 질화막 라이너(118)를 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 HDP 산화막(120)을 평탄화할 경우, 질화막 라이너(118)는 CMP 스토퍼로 기능한다. CMP에서 사용되는 슬러리는 질화막 라이너(118)보다 HDP 산화막(120)을 보다 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.
도 14를 참조하면, 트렌치 영역(110)을 제외한 반도체 기판(100)의 상면에 형성된 질화막 라이너(118), CVD 산화막(116) 및 패드 마스크(106)를 제거하여 충전재(120a)로 충전된 트렌치 소자분리막(125)을 완성한다. 질화막 라이너(118) 및 패드 마스크(106) 중 질화막 패턴(104a)은 인산을 적용하여 제거하고, CVD 산화막(116) 및 패드 산화막 패턴(102a)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다.
도 15는 본 발명의 실시예에 의한 트렌치 소자분리막(125)을 갖는 반도체 소자를 나타낸 단면도이다.
도 15를 참조하면, 반도체 기판(100)에는 트렌치 영역(도 7의 110)의 내측 표면에는 10 내지 150Å 두께의 측벽 산화막(114), 80 내지 350Å 두께의 CVD 산화막(116) 및 50 내지 300Å 두께의 질화막 라이너(118)가 형성된다. 트렌치 영역(110)에 절연물, 예를 들어 고밀도 플라즈마 산화막(high density plasma; 120a)을 매립되어 트렌치 소자분리막(125)이 완성된다. 접합영역(210a, 210b)은 소자분리막(125)을 사이에 두고 분리되어 반도체 기판(100)에 형성된다. 접합영역(210a, 210b) 일측의 기판(100)의 활성영역 상에 게이트 산화막(202)을 개재하여 제1 게이트 전극(204)이 형성된다. 또한, 소자분리막(125) 상에는 제2 게이트 전극(206)이 형성된다. 제1 게이트 전극(204)과 제2 게이트 전극을 포함하여 게이트 전극(208)이라 한다.
도 16은 본 발명의 실시예에 의한 소자분리막(125)을 채용한 반도체 소자와 종래의 소자분리막(도 1의 25)을 채용한 반도체 소자의 누설전류를 비교한 도면이다. 여기서, ○는 측벽 산화막의 두께가 200Å 그리고 △는 질소를 함유하지 않은 CVD 산화막의 두께가 200Å인 종래의 소자분리막을 채용한 경우의 누설전류값이다. □는 본 발명의 실시예에 의한 질소를 함유한 CVD 산화막(116)의 두께가 200Å, ■는 질소를 함유한 CVD 산화막(116)을 형성하기 전에 희생 산화막(112)을 형성한 경우의 누설전류값이다. 도 16에 의하면, 질소를 함유한 CVD 산화막(116)을 포함한 경우는 누설전류가 현저하게 감소함을 확인할 수 있었다. 특히, 희생 산화막(112) 처리를 한 경우에는 누설전류가 더욱 줄어든다. 이는 측벽 산화막(114)의 두께를 줄이고 CVD 산화막(116)의 두께를 충분히 확보함으로써 최적의 전하트랩 방지 및 잔류응력 제거 효과를 얻을 수 있기 때문이다.
도 17은 본 발명의 실시예에 의한 소자분리막(125)을 채용한 반도체 소자의 소자분리막(125)으로부터 기판(100)으로의 거리에 따른 보론(B)의 농도를 나타낸 도면이다. 본 발명에서는 측벽 산화막(112)의 두께가 얇으므로, 국부적인 응력이 거의 발생하지 않는다. 따라서, 기판(100)으로부터 보론이 소자분리막(125)으로 거의 확산되지 않는다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 본 발명에 따른 높은 게이트 전압이 인가되는 트렌치 소자분리막 및 그 제조방법에 따르면, 높은 전하트랩 방지 특성을 갖은 질소를 함유한 CVD 산화막을 트렌치 영역의 내측 표면에 소정의 두께로 형성함으로써, 기판으로부터 라이너 형태인 질화막으로의 전하트랩을 방지할 수 있다.
또한, 전하트랩을 방지하는 절연막인 CVD 산화막은 열산화막과 달리 막형성후 잔존하는 잔류응력이 작으므로 인가되는 게이트 전압에 따라 두께 조절을 자유로이 할 수 있다.
나아가, 측벽 산화막의 두께는 매우 얇아서 잔류응력에 의한 기판의 결함이 거의 없으므로 기판으로부터 소자분리막으로의 보론의 침투를 방지할 수 있다.
한편, 희생 산화막 처리를 하여 측벽 산화막의 두께는 줄이고 CVD 산화막의 두께는 충분히 확보함으로써 최적의 전하트랩 방지 및 잔류응력 제거를 구현할 수 있다. 더불어, 희생 산화막을 제거하며 트렌치 상단부가 라운딩되어 전계집중을 방지하는 부수적인 효과도 거둘 수 있다.
도 1은 종래의 트렌치 소자분리막을 포함한 반도체 소자를 설명하기 위한 도면이다.
도 2는 차지펌핑(charge pumping) 방법에 의해 문턱전압을 측정한 도면이다.
도 3은 게이트 전극에 펄스전압을 가하는 회수에 따른 문턱전압의 변화를 나타낸 도면이다.
도 5 내지 도 14는 본 발명에 의한 트렌치 소자분리막을 갖는 반도체 소자의 의 제조방법을 나타낸 단면도들이다.
도 15는 본 발명에 의한 트렌치 소자분리막을 갖는 반도체 소자를 나타낸 단면도이다.
도 16은 본 발명에 의한 소자분리막을 채용한 반도체 소자와 종래의 소자분리막을 채용한 반도체 소자와의 누설전류를 비교한 도면이다.
도 17은 본 발명에 의한 소자분리막으로부터 기판으로의 거리에 따른 보론(B)의 농도를 나타낸 도면이다.
*도면의 주요부분에 대한 부호의 설명*
100; 기판 114; 측벽 산화막
116; CVD 산화막 118; 질화막 라이너
120a; 충전재 125; 소자분리막
202; 게이트 산화막 204; 제1 게이트 전극
206; 제2 게이트 전극 210a, 210b; 접합영역
Claims (21)
- 트렌치가 형성된 반도체 기판;상기 트렌치의 내측 표면에 형성되어 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막; 및상기 전하트랩 방지 절연막 상에 형성된 질화막 라이너를 포함하는 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 전하트랩 방지 절연막은 측벽 산화막/질소가 함유된 CVD 산화막인 것으로 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 트렌치가 형성된 반도체 기판;상기 트렌치의 내측 표면에 적어도 150Å 이상의 두께를 갖으며, 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막; 및상기 전하트랩 방지 절연막 상에 형성된 질화막 라이너를 포함하는 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 전하트랩 방지 절연막의 두께는 150 내지 400Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 전하트랩 방지 절연막의 두께는 180 내지 250Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 CVD 산화막은 N2 가스, NO 가스, N2O 가스 및 NH3 가스로 이루어진 군에서 선택된 적어도 어느 하나의 가스가 포함된 가스 분위기에서 열처리하여 형성한 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 CVD 막은 N2 가스, NO 가스, N2O 가스 및 NH3 가스로 이루어진 군에서 선택된 적어도 어느 하나의 가스가 포함된 가스 분위기에서 플라즈마 처리하여 형성한 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 CVD 산화막의 두께는 100 내지 350Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 전하트랩 방지 절연막은 측벽 산화막 및 질소를 함유하는 CVD 산화막이 순차적으로 형성된 복합막인 것으로 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제9항에 있어서, 상기 측벽 산화막의 두께는 10 내지 150Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 제3항에 있어서, 상기 트렌치 상단부는 라운딩된 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자.
- 반도체 기판의 선택된 영역에 트렌치를 형성하는 단계;상기 트렌치의 내측 표면에 형성되어 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막을 형성하는 단계; 및상기 전하트랩 방지 절연막 상에 질화막 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 CVD 산화막과 상기 트렌치 내측 표면 사이에 측벽 산화막을 더 형성하는 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 반도체 기판의 선택된 영역에 트렌치를 형성하는 단계;상기 트렌치 내측 표면에 희생 산화막을 형성하는 단계;상기 희생 산화막을 습식식각에 의해 제거하는 단계;상기 트렌치의 내측 표면에 적어도 150Å 이상의 두께를 갖으며, 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 전하트랩 방지 절연막을 형성하는 단계; 및상기 전하트랩 방지 절연막 상에 질화막 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 전하트랩 방지 절연막의 두께는 150 내지 400Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 전하트랩 방지 절연막의 두께는 180 내지 250Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 CVD 산화막은 N2 가스, NO 가스, N2O 가스 및 NH3 가스로 이루어진 군에서 선택된 적어도 어느 하나의 가스가 포함된 가스 분위기에서 열처리하여 형성한 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 CVD 산화막은 N2 가스, NO 가스, N2O 가스 및 NH3 가스로 이루어진 군에서 선택된 적어도 어느 하나의 가스가 포함된 가스 분위기에서 플라즈마 처리하여 형성한 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 CVD 산화막은 100 내지 350Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 전하트랩 방지 절연막은 측벽 산화막 및 질소를 함유하는 CVD 산화막이 순차적으로 형성된 복합막인 것으로 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
- 제20항에 있어서, 상기 측벽 산화막의 두께는 10 내지 150Å인 것을 특징으로 하는 트렌치 소자분리막을 포함하는 반도체 소자의 제조방법.
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