KR100869852B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 소자분리막 형성방법은, 셀 영역 및 주변회로영역이 정의된 반도체 기판 내에 제1 트렌치 및 제2 트렌치를 형성하는 단계; 제1 및 제2 트렌치의 노출면에 측벽 산화막을 형성하는 단계; 제1 및 제2 트렌치를 제1 유동성 절연막으로 매립하는 단계; 주변회로영역의 제1 유동성 절연막을 차단하면서 셀 영역의 제1 유동성 절연막을 노출시키는 포토레지스트막 패턴을 형성하는 단계; 포토레지스트막 패턴을 마스크로 셀 영역의 제1 유동성 절연막을 식각하여 셀 영역의 측벽 산화막을 노출시키는 단계; 포토레지스트막 패턴은 제거하는 단계; 노출된 셀 영역의 측벽 산화막 위에 라이너 질화막을 증착하는 단계; 라이너질화막이 증착된 셀 영역의 제1 트렌치를 매립하는 제2 유동성 절연막을 형성하는 단계; 및 제1 및 제2 유동성 절연막 상에 큐어링 공정을 진행하는 단계를 포함한다.
유동성 절연막, 실리콘 슬립, 큐어링

Description

반도체 소자의 소자분리막 형성방법{Method for manufacturing isolation layer in semiconductor device}
도 1은 종래 기술의 소자분리막 형성방법을 설명하기 위해 나타내보인 도면이다.
도 2는 종래 기술에서 실리콘 슬립 결함을 나타내보인 셈(SEM) 사진이다.
도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 좁은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치형 소자분리(STI; Shallow Trench Isolation)공정의 중요성이 커지고 있다. 이러한 트렌치형 소자분리 공정에 의한 소자분리막은 통상적으로 노광기술과 식각공정에 의해 반도체 기판에 소정 깊이의 트렌치를 형성하고, 절연막 으로 트렌치를 매립한 후 평탄화하는 과정으로 이루어진다. 한편, 트렌치를 매립하는 갭필(gap-fill) 특성을 향상시키기 위해 갭필 물질로 리플로우(reflow) 특성이 큰 유동성 절연막을 이용하고 있다.
도 1은 종래 기술의 소자분리막 형성방법을 설명하기 위해 나타내보인 도면이다. 그리고 도 2는 종래 기술에서 실리콘 슬립 결함을 나타내보인 셈(SEM) 사진이다.
도 1을 참조하면, 유동성 절연막을 이용한 소자분리막은 반도체 기판(100)에 소정 깊이의 트렌치(105)를 형성하고, 트렌치(105)의 노출면에 측벽산화막(110) 및 라이너질화막(115)을 형성한다. 다음에 유동성 절연막(120)으로 트렌치(105)를 일부 매립하고, 고밀도 플라즈마(HDP; High Density Plsma) 산화막(125)으로 트렌치(105)의 나머지 부분을 매립한다. 그런데 유동성 절연막(120)과 HDP 산화막(125)의 이중막을 이용하여 소자분리막을 형성하는 경우에도 50nm 이하의 소자에서는 적용의 한계를 나타내어 트렌치를 유동성 절연막의 단일막으로 매립하는 방법을 이용하고 있다.
그런데 유동성 절연막의 단일막으로 소자분리막을 형성하는 과정에서 주변회로영역의 라이너 질화막(liner nitride layer)을 제거한 상태에서 유동성 절연막을 이용하여 트렌치를 매립하면서 실리콘 기판의 변성이 일어나 도 2에 도시한 바와 같이, 슬립 결함(slip defect)이 발생될 수 있다. 슬립 결함은 주변회로영역의 라이너 질화막을 제거하고 유동성 절연막으로 트렌치를 매립하면서 진행하는 열 공정에서 유동성 절연막의 스트레스 변화에 의해 발생된다. 이를 개선하기 위해 트렌치 상에 라이너 질화막을 형성하게 되면, 셀 영역에서는 리프레시 특성을 향상시킬 수 있으나, 주변회로영역, 특히 PMOS 영역에서는 HEIP(Hot Electron Induced Punchthrough) 특성의 급격한 열화를 가져와 소자의 특성을 저하시키는 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자분리막 형성방법을 개선하여 주변회로영역의 HEIP 현상과 슬립 결함을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역 및 주변회로영역이 정의된 반도체 기판 내에 제1 트렌치 및 제2 트렌치를 형성하는 단계; 상기 제1 및 제2 트렌치의 노출면에 측벽 산화막을 형성하는 단계; 상기 제1 및 제2 트렌치를 제1 유동성 절연막으로 매립하는 단계; 상기 주변회로영역의 제1 유동성 절연막을 차단하면서 셀 영역의 제1 유동성 절연막을 노출시키는 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 마스크로 상기 셀 영역의 제1 유동성 절연막을 식각하여 셀 영역의 측벽 산화막을 노출시키는 단계; 상기 포토레지스트막 패턴은 제거하는 단계; 상기 노출된 셀 영역의 측벽 산화막 위에 라이너 질화막을 증착하는 단계; 상기 라이너질화막이 증착된 셀 영역의 제1 트렌치를 매립하는 제2 유동성 절연막을 형성하는 단계; 및 상기 제1 및 제2 유동성 절연막 상에 큐어링 공정을 진행하는 단계를 포함하는 것 을 특징으로 한다.
본 발명에 있어서, 상기 측벽 산화막은 100Å 내지 120Å의 두께로 형성하는 것이 바람직하다.
상기 유동성 절연막을 형성하는 단계는, 상기 반도체 기판을 코팅기에 로딩시키는 단계; 및 상기 반도체 기판 상에 유동성 절연물질의 솔벤트 및 용질이 혼합되어 있는 화합물을 도포하여 트렌치를 매립하는 단계; 및 상기 유동성 절연물질에 온도를 가하여 솔벤트를 증발시키는 단계를 포함하는 것이 바람직하다.
상기 제1 유동성 절연막은 물과 불소가 50:1로 혼합된 불산용액을 이용하여 식각하는 것이 바람직하다.
상기 라이너 질화막은 600℃ 내지 650℃의 온도에서 증착하는 것이 바람직하다.
상기 큐어링 공정은, 상기 제2 유동성 절연막 상에 수소(H2) 가스 및 산소(O2) 가스를 1: 2의 비율로 공급하면서 300℃ 내지 350℃의 온도에서 1시간 동안 1차 큐어링을 진행하는 단계; 및 상기 1차 큐어링이 진행된 제2 유동성 절연막 상에 800℃ 내지 850℃의 온도에서 1시간 동안 유지하는 2차 큐어링을 진행하는 단계를 포함하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다.
도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 3을 참조하면, 셀 영역 및 주변회로영역이 포함된 반도체 기판(300) 위에 패드산화막(305) 및 패드질화막(310)을 순차적으로 증착한다. 여기서 패드산화막(305)은 패드질화막(310)의 인력에 의한 반도체 기판(300)의 스트레스를 완화하는 역할을 한다. 다음에 패드질화막(310) 위에 포토레지스트막을 도포 및 패터닝하여 패드질화막(310)의 일부 표면을 노출시키는 포토레지스트막 패턴(315)을 형성한다. 여기서 패드질화막(310)의 노출된 영역은 이후 트렌치가 형성될 부분이다.
도 4를 참조하면, 포토레지스트막 패턴(315)을 마스크로 한 식각 공정으로 패드질화막 패턴(320)을 형성한다. 그리고 포토레지스트막 패턴(315)은 스트립(strip) 공정을 진행하여 제거한다. 다음에 패드질화막 패턴(320)을 마스크로 패드산화막(305)을 식각하여 반도체 기판(300)의 표면의 일부 영역을 노출시키는 패드산화막 패턴(325)을 형성한다. 계속해서 패드질화막 패턴(320) 및 패드산화막 패턴(325)을 마스크로 반도체 기판(300)의 노출부분에 대한 식각공정을 수행하여 반도체 기판(300) 내에 소정 깊이를 갖는 트렌치를 형성한다. 여기서 셀 영역(A)에는 좁은 폭의 제1 트렌치(330)가 형성되며, 주변회로영역(B)에는 제1 트렌치(330)보다 상대적으로 넓은 폭의 제2 트렌치(335)가 형성된다.
도 5를 참조하면, 반도체 기판(300) 상에 산화공정을 수행하여 제1 트렌치(330) 및 제2 트렌치(335)의 노출면 상에 측벽 산화막(340)을 형성한다. 이 측벽 산화막(340)은 제1 및 제2 트렌치(330, 335)를 형성하기 위해 식각 공정을 진행하는 과정에서 반도체 기판(300) 상에 발생한 손상을 보상하는 역할을 한다. 측벽 산화막(340)은 열 산화(Thermal oxidation) 방법을 이용하여 형성할 수 있다. 여기서 측벽 산화막(340)은 종래의 경우 80Å의 두께로 형성한 것보다 두꺼운 두께, 예를 들어 100Å의 두께로 형성한다. 이러한 측벽 산화막(340)은 습식 식각 용액, 예컨대 불산(HF) 용액에 대하여 유동성 절연막보다 상대적으로 식각 속도(etch rate)가 느리다.
도 6을 참조하면, 반도체 기판(300)의 제1 및 제2 트렌치(330, 335)를 매립하는 제1 유동성 절연막(345)을 형성한다.
구체적으로, 반도체 기판(300)을 코팅기(coater)에 로딩시킨다. 다음에 반도체 기판(300) 상에 유동성 절연물질의 솔벤트(solvent) 및 용질(solute)이 혼합되어 있는 화합물을 도포하여 제1 및 제2 트렌치(330, 335)상에 제1 유동성 절연막(345)을 도포한다. 여기서 제1 유동성 절연막(345)은 리플로우 특성이 우수한 스핀 온 글래스(SOD; Spin On Dielectric)막으로 형성할 수 있다. 다음에 130℃ 내지 150℃의 높은 온도의 척(chuck)에서 150초 내지 200초 동안 유지하여 제1 유동성 절연막(345)의 솔벤트를 증발시킨다.
도 7을 참조하면, 반도체 기판(300) 상에 포토레지스트막을 도포 및 패터닝하여 주변회로영역(B)을 차단하면서 셀 영역(A)의 제1 유동성 절연막(345)은 노출시키는 포토레지스트막 패턴(350)을 형성한다.
도 8을 참조하면, 포토레지스트막 패턴(350)을 마스크로 노출된 셀 영역(A) 의 제1 유동성 절연막(345)을 식각하여 제거한다. 여기서 셀 영역(A)의 제1 유동성 절연막(345)은 습식식각용액, 예를 들어 물(H2O)과 불산(HF)용액이 50:1로 혼합된 불산(HF)수용액을 이용하여 제거할 수 있다. 셀 영역(A)의 제1 유동성 절연막(345)을 식각하는 과정에서 노출된 측벽 산화막(340)이 습식식각용액에 의해 어택(attack)받을 수 있으나, 측벽 산화막(340)은 종래보다 두꺼운 두께로 형성되어 있어 이러한 어택에 의해 영향을 받지 않는다. 그리고 포토레지스트막 패턴(350)을 스트립 공정을 이용하여 제거하여 주변회로영역(B)의 제1 유동성 절연막(345)을 노출시킨다.
도 9를 참조하면, 셀 영역(A)의 노출된 측벽 산화막(340) 위에 라이너 질화막(352)을 증착한다. 이러한 라이너 질화막(352)은 반도체 기판(300)을 퍼니스(furnace)에 로딩하고, 600℃ 내지 650℃의 온도에서 라이너 질화막(352)을 증착한다. 여기서 주변회로영역(B)은 제1 유동성 절연막(345) 위에 라이너 질화막(352)이 증착된다. 이때, 600℃ 내지 650℃의 온도에서 증착 공정이 진행되면서 주변회로영역(B)의 제1 유동성 절연막(345)이 어닐링(annealing)되어 스트레스(stress)가 일부 이완(release)된다. 이와 같이 라이너 질화막(352)을 형성하는 과정에서 주변회로영역(B) 지역을 미리 이완시킴으로써 열 스트레스에 의해 발생되는 실리콘 슬립 결함이 발생하는 것을 억제할 수 있다.
도 10을 참조하면, 라이너 질화막(352)이 형성된 셀 영역(A)의 제1 트렌치(330)를 제2 유동성 절연막(355)으로 매립한다.
구체적으로, 반도체 기판(300)을 코팅기(coater)에 로딩시킨 다음, 반도체 기판(300) 상에 유동성 절연물질의 솔벤트 및 용질이 혼합되어 있는 화합물을 도포하여 셀 영역(A)의 제1 트렌치(330)를 제2 유동성 절연막(355)으로 매립한다. 여기서 제2 유동성 절연막(355)은 주변회로영역(B)의 라이너 질화막(352) 위에도 소정 두께만큼 형성된다. 이때, 제2 유동성 절연막(355)은 리플로우 특성이 우수한 스핀 온 절연막(SOD; Spin On Dielectric)으로 형성한다. 다음에 130℃ 내지 150℃의 높은 온도의 척(chuck)에서 150초 내지 200초 동안 유지하여 제2 유동성 절연막(355)의 솔벤트를 증발시킨다.
다음에 반도체 기판(300) 상에 큐어링 공정을 진행하여 제1 유동성 절연막(345) 및 제2 유동성 절연막(355)을 산화시킨다. 이 큐어링 공정은 수소(H2) 가스 및 산소(O2) 가스를 1: 2의 비율로 공급하면서 300℃ 내지 350℃의 온도에서 1시간 동안 1차 큐어링을 진행한 다음에 계속해서 800℃ 내지 850℃의 온도에서 1시간 동안 2차 큐어링을 진행한다. 이러한 큐어링 공정을 진행하는 동안 제1 및 제2 유동성 절연막(345, 355) 상에 산소 가스가 공급되어 산화되면서 산화막으로 형성된다.
종래의 경우, 큐어링 공정은 산소 분위기하에서 350℃의 온도에서 1시간 동안 진행하고, 750℃의 온도에서 1시간 동안 유지하는 제1 큐어링 공정을 진행한 다음, 350℃의 온도에서 1시간 동안 유지하고, 850℃의 온도에서 1시간동안 유지하는 제2 큐어링 공정을 진행하였다. 이와 같이 큐어링 공정을 두 단계로 나누어 진행하는 이유는 급격한 고온 상태에서의 한 번의 큐어링을 진행하는 경우 급격한 스트레 스 변화에 의해 실리콘 슬립 결함이 발생할 수 있기 때문이다. 그러나 큐어링 공정을 두 단계로 나누어 진행하게 되면, 공정 시간이 12시간 내지 24시간 소요되어 공정 진행이 어려워진다. 이에 대해 본 발명에서는 큐어링 공정을 하나의 단계로 진행할 수 있으므로 공정 단계를 안정적으로 진행할 수 있다. 또한, 라이너 질화막(350)을 형성하는 과정에서 반도체 기판(300)의 스트레스를 미리 이완시켜 놓아 스트레스에 의해 실리콘 슬립 결함이 발생하는 것을 방지할 수 있다.
도 11을 참조하면, 셀 영역(A) 및 주변회로영역(B)의 제1 및 제2 유동성 절연막(345, 355)에 대한 후속 공정, 예를 들어 평탄화 공정을 수행한다. 이러한 평탄화 공정을 진행하는 과정에서 주변회로영역(B)의 제2 유동성 절연막(355) 및 라이너 질화막(352)은 제거된다. 평탄화 공정은 셀 영역(A)과 주변회로영역(B)의 높이가 비슷한 높이에 이를 때 정지한다. 여기서 유동성 절연막에 대한 평탄화는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법 또는 에치백(etch back) 공정을 이용하여 진행할 수 있다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 내에 형성된 제1 및 제2 트렌치를 유동성 절연막으로 두 단계에 나누어 매립하여 유동성 절연막의 큐어링 공정을 한번만 진행할 수 있다. 이에 따라 주변회로영역의 라이너 질화막을 제거하는 공정 및 라이너 산화막을 형성하는 공정을 생략할 수 있어 공정 단계를 감소시킬 수 있다. 또한, 반도체 기판을 미리 이완시켜 스트레스에 의한 실리콘 슬립 결함이 발생하는 것을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 소자분리막 형성방법을 개선하여 주변회로영역의 HEIP 현상과 슬립 결함을 방지할 수 있다.

Claims (6)

  1. 셀 영역 및 주변회로영역이 정의된 반도체 기판 내에 각각 제1 트렌치 및 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치의 노출면에 측벽 산화막을 형성하는 단계;
    상기 제1 및 제2 트렌치를 매립하게 상기 반도체 기판 전면에 제1 유동성 절연막을 형성하는 단계;
    상기 주변회로영역의 제1 유동성 절연막을 차단하면서 셀 영역의 제1 유동성 절연막을 노출시키는 포토레지스트막 패턴을 형성하는 단계;
    상기 포토레지스트막 패턴을 마스크로 상기 셀 영역의 제1 유동성 절연막을 식각하여 셀 영역의 측벽 산화막을 노출시키는 단계;
    상기 포토레지스트막 패턴은 제거하는 단계;
    상기 노출된 셀 영역의 측벽 산화막 위에 라이너 질화막을 증착하는 단계;
    상기 라이너질화막이 증착된 셀 영역의 제1 트렌치를 매립하는 제2 유동성 절연막을 형성하는 단계; 및
    상기 제1 및 제2 유동성 절연막 상에 큐어링 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 측벽 산화막은 100Å 내지 120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 제1 및 제2 유동성 절연막을 형성하는 단계는,
    상기 반도체 기판을 코팅기에 로딩시키는 단계; 및
    상기 반도체 기판 상에 유동성 절연물질의 솔벤트 및 용질이 혼합되어 있는 화합물을 도포하여 트렌치를 매립하는 단계; 및
    상기 유동성 절연물질에 온도를 가하여 솔벤트를 증발시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 제1 유동성 절연막은 물과 불소가 50:1로 혼합된 불산용액을 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 라이너 질화막은 600℃ 내지 650℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 큐어링 공정은,
    상기 제2 유동성 절연막 상에 수소(H2) 가스 및 산소(O2) 가스를 1: 2의 비율로 공급하면서 300℃ 내지 350℃의 온도에서 1시간 동안 1차 큐어링을 진행하는 단계; 및
    상기 1차 큐어링이 진행된 제2 유동성 절연막 상에 800℃ 내지 850℃의 온도에서 1시간 동안 유지하는 2차 큐어링을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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