KR19980077335A - 반도체소자의 소자분리절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판 상부에 트렌치를 형성하고, 상기 트렌치 표면에 열산화막을 형성한 다음, 상기 열산화막을 친수화처리하고, 제 1 SiH4- H2O2산화막을 고르게 증착시켜 평탄화시키고, 제 1 캐핑레이어(capping layer)를 형성한 다음, 제 1 차 열처리공정(anneal)을 실시하여 막 내부의 수분을 제거시키고, 제 2 SiH4- H2O2산화막과 제 2 캐핑레이어를 증착한 후 제 2 차 열처리공정을 실시하여 막내 수분을 제거하고 막질 치밀화공정을 실시함으로써 후속 화학적 기계적 연마공정 (chemical mechanical polishing, 이하 CMP 라 함) 을 용이하게 하고 그에 따른 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 특히 SiH4- H2O2산화막으로 미세한 트렌치를 매립하고 열처리공정을 실시하여 막질을 치밀화함으로써 소자의 분리 특성을 향상시켜 반도체소자의 고집적화를 향상시키는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 롤이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워질 것이다.
일반적인 반도체소자의 얕은 트렌치 소자분리 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드절연막을 형성한다. 이때, 상기 패드절연막은 산화막/질화막의 적층구조이다.
그 다음에, 상기 패드절연막은 노광 및 식각공정을 실시하여 트렌치 소자분리 패턴을 형성한다.
그리고, 제 1 차 열산화공정을 실시하여 제 1 열산화막을 성장시킨 후 습식식각을 통해 상기 제 1 열산화막을 제거함으로써 상기 트렌치 형성공정시 발생된 상기 트렌치 표면의 결함을 제거한다.
그 후, 제 2 차 열산화공정으로 제 2 열산화막을 성장시켜 표면을 친수화되게 한 다음 SiH4- H2O2산화막을 평탄하게 증착한다.
그리고, 후속 열처리공정을 실시하여 상기 SiH4- H2O2산화막을 치밀화시킨 다음, CMP 공정을 실시하여 두껍게 증착된 산화막을 제거하여 평탄화시킨다.
그러나, 상기한 바와 같은 얕은 트렌치 소자분리막 형성방법은 SiH4- H2O2산화막의 치밀화를 위한 열처리공정시 아래와 같은 문제점이 발생한다.
먼저, 한번에 많은 양의 SiH4- H2O2산화막을 트렌치에 매립하여 열처리공정시 트렌치 바닥부분은 열처리 효과가 나타나지 않는다. 그리고, 트렌치에 매립된 산화막이 열처리공정시 트렌치의 위 부분으로 끌려 올라가 트렌치에 보이드(void)가 발생됨으로써 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 매립공정시 단차피복성이 우수한 SiH4- H2O2산화막을 사용하여 두 번에 걸친 매립공정과 두 번에 걸친 열처리공정을 실시하여 트렌치를 완벽하게 채우고 효과적인 열처리공정으로 상기 SiH4- H2O2산화막의 막질을 치밀하게 함으로써 평탄화 특성을 향상시키고 후속공정을 용이하게 실시할 수 있는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체기판13 : 패드절연막
14 : 질화막15 : 트렌치
16 : 제 1 SiH4-H2O2산화막17 : 제 1 캐핑레이어
18 : 제 2 SiH4-H2O2산화막19 : 제 2 캐핑레이어
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은;
반도체기판 상부에 패드절연막을 형성하는 공정과;
상기 패드절연막을 식각하여 트렌치를 형성하는 공정과;
상기 트렌치 표면에 제 1 열산화막을 형성하는 공정과;
상기 제 1 열산화막을 제거하는 공정과;
상기 트렌치 표면에 제 2 열산화막을 형성하는 공정과;
상기 제 2 열산화막 상부에 제 1 SiH4- H2O2산화막을 증착하는 공정과;
상기 제 1 SiH4- H2O2산화막 상부에 제 1 캐핑레이어를 증착하는 공정과;
전체표면을 제 1 차 열처리하는 공정과;
상기 제 1 캐핑레이어 상부에 제 2 SiH4- H2O2산화막을 증착하는 공정과;
전체표면을 제 2 차 열처리하는 공정과;
상기 제 2 SiH4- H2O2산화막 상부에 제 2 캐핑레이어를 증착하는 공정과;
전체표면을 CMP 하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 얕은(shallow) 트렌치 소자분리공정을 실시하는데 있어서, 반도체기판에 트렌치를 형성하고 상기 트렌치 매립공정시 트렌치에 SiH4- H2O2산화막을 증착한 다음 캐핑레이어를 증착하여 후속 열처리공정시 막이 갈라지는 것을 방지하고, SiH4- H2O2산화막과 캐핑레이어를 한번 더 형성하고 열처리공정을 반복하여 실시함으로써 막 내부의 수분제거와 막질을 치밀화하고 보이드가 발생하는 것을 방지하여 공정 균일도 및 소자의 특성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성공정을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 제 1 절연막(13)인 패드산화막을 형성한다. 이때, 상기 패드산화막(13)은 열산화공정으로 형성하되, 100 ~ 200 Å 두께로 형성된 것이다.
그리고, 전체표면 상부에 제 2 절연막(14)인 질화막을 일정두께로 형성한다.
이때, 상기 질화막(14)은 화학기상증착방법으로 1500 ~ 2500 Å 정도의 두께로 형성한다. (도 1a)
그 다음에, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)에 트렌치(15)를 형성한다. (도 1b)
상기 트렌치(15) 표면에 제 3 절연막(도시안됨)인 제 1 열산화막을 형성하는 제 1 차 산화공정을 실시한다. 이때, 상기 제 1 열산화막(도시안됨)은 100 ~ 200 Å 정도의 두께로 형성한다.
그리고, 상기 제 1 열산화막(도시안됨)을 습식식각으로 제거한다.
이때, 제 1 차 산화공정과 이로 인한 제 1 열산화막(도시안됨)의 제거공정은 상기 트렌치(15) 형성공정시 발생된 트렌치(15) 표면의 결함을 제거한다.
그리고, 제 2 차 산화공정으로 트렌치(15) 표면에 제 4 절연막(도시안됨)인 제 2 열산화막을 100 ~ 200 Å 정도의 두께로 형성한다.
그 다음에, 상기 제 2 열산화막(도시안됨)의 표면을 친수화시켜 SiH4- H2O2산화막이 평탄하게 증착되도록 한다.
이때, 상기 제 2 열산화막의 친수화공정은 SC-1, 피라나 또는 NH4OH 용액을 사용하여 제 2 열산화막(도시안됨) 표면의 친수화를 실시한다.
여기서, 상기 제 2 열산화막(도시안됨)을 친수화하는 것은 제 1 SiH4- H2O2산화막(16)에 플라즈마를 인가하지 않기 때문에 표면상태에 따라 증착특성이 변화하기 때문이다.
그 다음, 전체표면에 2000 내지 3000 Å 정도의 두께로 제 1 SiH4- H2O2산화막(16)을 증착한다. 이때, 상기 제 1 SiH4- H2O2산화막(16)의 증착조건은 SiH480 ~ 120 sccm, H2O20.5 ~ 1.0 g/min 를 0.5 ~ 1.0 torr 정도의 압력 및 -10 ~ 20 ℃ 정도의 온도에서 실시하는 것으로 한다. (도 1c)
그 다음에, 상기 제 1 SiH4- H2O2산화막(16) 상부에 제 1 캐핑레이어(17)를 증착한다. 이때, 상기 제 1 캐핑레이어(17)는 상기 제 1 SiH4- H2O2산화막(16) 증착후 후속 열처리공정시 크랙(crack)발생을 방지하기 위하여 플라즈마화학기상증착 산화막으로 500 내지 1000 Å 정도의 두께 증착한다. 이때, 상기 플라즈마화학기상증착 산화막 증착공정은 멀티챔버 내의 다른 챔버에서 실시한다.
여기서, 상기 제 1 캐핑레이어(17)를 증착하지 않을 경우에는 상기 제 1 SiH4- H2O2산화막(16)을 1000 ~ 2000 Å 정도의 두께로 증착한다. (도 1d)
그 다음, 제 1 차 열처리공정을 실시하여 상기 제 1 SiH4- H2O2산화막(16) 내의 수분을 제거한다.
여기서, 상기 제 1 차 열처리공정은 진공분위기에서 400 내지 650 ℃ 정도의 온도 및 100 내지 500 mTorr 정도의 압력인 조건으로 30 내지 60 분간 실시한다.
그 후, 상기 제 1 캐핑레이어(17) 상부에 제 2 SiH4- H2O2산화막(18)을 증착한다. 이때, 상기 제 2 SiH4- H2O2산화막(18)은 4000 내지 5000 Å 정도의 두께로 증착하여 전체표면의 평탄도를 향상시킨다.
그리고, 상기 제 2 SiH4- H2O2산화막(18) 상부에 제 2 캐핑레이어(19)를 증착하여 후속 열처리공정시 크랙발생을 방지한다. 이때, 상기 제 2 캐핑레이어(19)는 멀티챔버내의 다른 챔버에서 950 내지 1100 ℃ 정도의 온도로 30 내지 60 분 동안 실시한다. (도 1e)
그 후, 전체표면은 제 2 차 열처리공정을 실시한다. 이때, 상기 제 2 차 열처리공정은 상기 제 1 차 열처리공정과 같은 조건으로 제 2 SiH4- H2O2산화막(18) 내의 수분제거하기 위해 열처리를 한 후 5 ~ 10 ℃/min 의 승온속도로 로(furnace)의 온도를 950 ~ 1100 ℃ 정도로 증가시켜 30 ~ 60 분 정도 동안 막질 치밀화를 위한 열처리공정을 실시한다.
그 다음에, 후속 CMP 공정을 실시하여 평탄화시키고, 고온의 인산용액으로 패드질화막을 제거하여 얕은 트렌치 소자분리막 형성공정을 완료한다. (도 1f)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, SiH4- H2O2산화막으로 트렌치를 두번에 걸쳐 매립시켜 트렌치 내부의 수분을 제거하고 보이드의 발생을 방지함으로써 미세한 트렌치를 완벽하게 매립하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (9)
- 반도체기판에 트렌치를 형성하는 공정과,상기 트렌치 표면에 제 1 열산화막을 형성하는 공정과,상기 제 1 열산화막을 제거하는 공정과,상기 트렌치 표면에 제 2 열산화막을 형성하는 공정과,상기 제 2 열산화막 표면을 친수화처리하는 공정과,상기 트렌치를 매립하는 제 1 SiH4- H2O2산화막을 증착하는 공정과,상기 SiH4- H2O2산화막 상부에 제 1 캐핑레이어를 증착하는 공정과,전체표면을 제 1 차 열처리하는 공정과,상기 제 1 캐핑레이어 상부에 제 2 SiH4- H2O2산화막을 증착하는 공정과,전체표면을 제 2 차 열처리하는 공정과,상기 제 2 SiH4- H2O2산화막 상부에 제 2 캐핑레이어를 증착하는 공정과,전체표면을 CMP 하는 공정을 포함하는 것을 특징으로 한다.
- 청구항 1 에 있어서,상기 제 1, 2 열산화막은 100 ~ 200 Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 친수화처리는 SC-1, 피라나 및 NH4OH 용액을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 제 1 SiH4- H2O2산화막은 SiH4100 ~ 200 sccm 과 H2O20.5 ~ 1.0 g/min 를 -10 ~ 020 ℃ 의 온도 및 0.5 ~ 1.0 torr 정도 압력에서 2000 ~ 3000 Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 제 1 차 열처리공정은 400 ~ 650 ℃ 정도의 온도 및 100 ~ 500 mTorr 정도의 압력인 조건으로 30 ~ 60 분간 실시하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 제 2 SiH4- H2O2산화막은 SiH4100 ~ 200 sccm 과 H2O20.5 ~ 1.0 g/min 를 -10 ~ 020 ℃ 의 온도 및 0.5 ~ 1.0 torr 정도 압력에서 4000 ~ 5000 Å 정도 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 캐핑레이어는 PECVD 산화막으로 500 ~ 1000 Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 캐핑레이어를 증착하지 않을 경우 상기 제 1 SiH4- H2O2산화막은 1000 ~ 2000 Å 정도의 두께로 증착하는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
- 청구항 1 에 있어서,상기 제 2 차 열처리공정은 400 ~ 650 ℃ 정도의 온도 및 100 ~ 500 mTorr 정도의 압력인 조건으로 30 ~ 60 분간 수분제거를 위한 열처리 단계와 5 ~ 10 ℃/min 의 승온속도로 로(furnace)의 온도를 증가시켜 950 ~ 1100 ℃ 정도의 온도에서 30 ~ 60 분 정도 막질을 치밀화시키는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970014431A KR100437541B1 (ko) | 1997-04-18 | 1997-04-18 | 반도체소자의소자분리절연막형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970014431A KR100437541B1 (ko) | 1997-04-18 | 1997-04-18 | 반도체소자의소자분리절연막형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980077335A true KR19980077335A (ko) | 1998-11-16 |
| KR100437541B1 KR100437541B1 (ko) | 2004-10-08 |
Family
ID=37348919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970014431A KR100437541B1 (ko) | 1997-04-18 | 1997-04-18 | 반도체소자의소자분리절연막형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100437541B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030057606A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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1997
- 1997-04-18 KR KR1019970014431A patent/KR100437541B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030057606A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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|---|---|
| KR100437541B1 (ko) | 2004-10-08 |
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