KR20030057606A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구조물 사이에 층간절연막의 갭필 불량을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로 이를 위한 본 발명은 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 다수의 비트라인을 형성하는 단계; 상기 다수개의 비트라인 사이가 매립되도록 상기 기판 전면에 유동성 절연막을 형성하는 단계; 및 상기 유동성 절연막을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 반도체 제조방법이 제공된다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 커패시터의 스토리지 노드 콘택 플러그를 형성하는 반도체 소자 제조방법에 관한 것이다.
도1a 내지 도1b는 종래기술에 따른 스토리지노드 콘택 플러그의 형성방법을 도시한 공정단면도이다.
먼저 도1a를 참조하여 살펴보면, 워드라인(도시 생략),소스/드레인과 같은 불순물접합층(9)등의 트랜지스터 제조공정이 완료된 반도체기판(10)상에 제1 층간절연막(11)을 증착한후, 제1 층간절연막(11)을 선택적으로 식각하여 불순물접합층(9)이 노출되는 콘택홀을 형성하고, 콘택홀을 폴리실리콘으로 매립하는 콘택플러그(12)를 형성한다.
이어서, 제1 층간절연막(11)의 소정표면상에 비트라인 도전막(13)과 하드마스크(14)로 이루어진 비트라인 패턴을 형성한 후, 제2 층간절연막(15)으로 HDP(high density plasma) 산화막을 이용하여 비트라인패턴 상부로 2000Å 정도의 높이로 형성한다.
이어서 도1b를 참조하여 살펴보면, 제2층간절연막(15)을 선택적으로 식각하여, 비트라인 사이의 콘택플러그(12)를 노출시키는 스토리지 노드 콘택홀을 형성한다. 이 때 셀프 얼라인 공정을 이용하여 스토리지 노드 콘택홀을 형성하는데, 비트라인 하드마스크(14)를 보호하기 위해 폴리머를 많이 발생시키는 케피컬을 이용하여 식각을 한다.
이어서 스토리지 노드 콘택홀이 매립되도록 폴리실리콘을 증착하고, 화학적기계적연마(CMP)를 한 다음, 매립된 폴리실리콘을 리세스(recess) 시킨다. 이어 리세스된 스토리지 노드 콘택홀에 베리어 메탈(16)로 티타늄나이트라이드(TIN)을 형성시킨다. 베리어 메탈은 MIM(Metal Insulator Metal) 커패시터의 형성과정에서 발생되는 폴리실리콘으로 형성된 스토리지 노드 콘택플러그(15)의 산화를 방지하기 위한 것이다.
그러나 상술한 종래기술에서는 비트라인 패턴사이의 절연물질로 HDP를 이용하고 있으나, 점차 반도체 소자가 고집적화 되면서 비트라인(13)의 어스펙스(aspect) 비가 증가되어 있어, 이로 인해 비트라인(13) 사이를 완전히 매립하기 못하고 보이드(void)(도1a의 A)가 생기게 된다.
여기서 생기는 보이드(도1a의 A)는 후속 스토리지 노드 콘택홀 식각을 진행할 때 식각멈춤막의 역할을 해서 콘택홀이 오픈 불량되는 문제가 발생한다.
도2는 종래기술에 따른 스토리지노드 콘택플러그를 형성할 때의 문제점을 보여주는 공정단면에 대한 전자현미경사진이다. 도2를 참조하여 살펴보면, 비트라인간에 보이드가 생김을 알 수 있다.
본 발명은 반도체 소자의 구조물 사이에 층간절연막의 갭필 불량을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1b는 종래기술에 따른 스토리지노드 콘택플러그를 형성할 때의 공정단면도.
도2는 종래기술에 따른 스토리지노드 콘택플러그를 형성할 때의 문제점을 보여주는 공정단면에 대한 전자현미경사진.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 스토리지노드 콘택 플러그의 형성 방법을 나타내는 공정단면도.
도4는 본 발명에 의해 스토리지노드 콘택 플러그를 형성했을 때의 공정단면에 대한 전자현미경사진.
*도면의 주요 부분에 대한 부호의 설명
20 : 기판 21 : 층간절연막
22 : 랜딩플러그 콘택 23 : 비트라인
24 : 유동성산화막 25 : 티타늄나이트라이드
26 : 스토리지 노드 콘택 플러그
상기의 목적을 달성하기 위한 본 발명의 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 다수의 비트라인을 형성하는 단계; 상기 다수개의 비트라인 사이가 매립되도록 상기 기판 전면에 유동성 절연막을 형성하는 단계; 및 상기 유동성 절연막을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 반도체 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 스토리지노드 콘택 플러그의 형성 방법을 나타내는 공정단면도이다.
도3a를 참조하여 살펴보면, 워드라인(도시 생략), 불순물접합층(19)등의 소정공정이 완료된 반도체기판(20)상에 제1 층간절연막(21)을 증착한후, 제1 층간절연막(21)을 패터닝하여 불순물접합층(19)이 노출되는 콘택홀을 형성하고, 콘택홀을 폴리실리콘으로 매립하여 콘택플러그(22)를 형성한다.
이어서, 비트라인(23)을 형성하고, 후속 셀프(self) 얼라인(align) 콘택 공정을 위해 비트라인 하드마스크(24)로 질화막을 기판전면에 증착하고, 비트라인(23) 상부에만 질화막 하드마스크(24)가 형성되도록 Cl2+Ar 혼합가스를 이용하여 바닥부분의 질화막을 식각한다. 플로라인(Florine) 계열의 가스를 사용하지않고, Cl 계열의 가스를 사용함으로서 측벽 질화막에 손상을 주지 않고 바닥부분의 질화막만 제거할 수 있다.
이어서, 도3b를 참조하여 살펴보면, 비트라인 하드마스크(24) 상부로 유동성 산화막(Flowfill Oxide)(25)을 2000Å 정도 높이를 가지도록 증착한다. 이 때 SiH4+H2O2가스를 이용하고, 유동성 산화막(Flowfill Oxide)(25) 증착한 후에 650도에서 어닐링(Annealing) 한다. 유동성 산화막은 그 물질의 특성상 거의 무한대의 갭필(Gap-fill) 능력을 가지고 있다.
유동성 산화막(25)을 증착하는 것을 자세히 살펴보면, SiH4+H2O2혼합 가스를 0도 기판위로 흘려주면 아래 반응식1,2에 의해 기판위에 액채(Liguid) 젤(Gel) 형태의 Si(OH)4가 형성된다. 이후 베이킹(Baking) 공정과 어닐(annealing) 공정을 진행하여 반응식3과 같이 SiO2를 형성시킨다.
SiH4+H2O2-> Si(OH)4+ 반응부산물
Si(OH)4(g)+Si(OH)4(liquid gel) -> SiOx(gel)+H2O ↑
(베이킹 및 어닐공정)
SiOx(gel) -------------------> SiOx(s) + H2O
또한, 유동성 산화막(25)는 비트라인 위로 수분방지와 유동성산화막의 접착을 향상시키기 위해 PECVD(Plasma enhanced Chemical vapor deposition) 방법으로 SiH4/N2O 혼합가스를 이용하여 산화막을 증착하고, SiH4/H2O2혼합가스를 이용하여 LPCVD 방법으로 유동성산화막을 증착하고, 포스트-어닐링(post-annealing)시 크랙(Crack) 방지를 위해 PECVD(Plasma enhanced Chemical vapor deposition) 방법으로 SiH4/N2O 혼합가스를 이용하여 유동성산화막을 증착하는 3단계로 이루어진다.
이어서 도3c를 참조하여 살펴보면, 비트라인과 수직방향으로 감광막을 패터닝하고, 패터닝된 감광막을 이용하여 고밀도 플라즈마 장비에서 C4F8/CH2F2/Ar/O2또는 C4F6/CH2F2/ArO2의 혼합가스를 사용하여, 30 ~ 70mTorr, 척온도는 10 ~ 60도, 파워는 1300~ 1900W의 범위에서, 유동성 산화막(25)을 식각하여 스토리지 노드 콘택홀을 형성한다. 이후 감광막을 스트립(Strip)하고, 유기세정 용액을 이용하여 세정공정(Organic Cleaning)을 진행한다.
이어서 도3d를 참조하여 살펴보면, 스토리지 노드 콘택 플러그홀이 매립되도록 티타늄 나이트라이드막(26)(TIN)을 증착한다.
이어서, 도3e를 참조하여 살펴보면, 화학적 기계적 연마를 이용하여 티타늄 나이트라이드(TIN)(26)막을 연마하여 스토리지 노트 콘택 플러그(27)를 형성한다.
도4는 본 발명에 의해 스토리지노드 콘택 플러그를 형성했을 때의 공정단면에 대한 전자현미경사진이다.
도4를 참조하여 설명하면, 본 발명에 의해 비트라인 상부를 유동성 산화막을 증착함으로써 비트라인 사이에 보이드가 없음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 반도체 소자의 제조 방법은 층간절연막을 형성할 때 보이드를 제거할 수 있으며, 또한 스토리지노드 콘택플러그 공정을 보다 단순화 시킬 수 있다.

Claims (5)

  1. 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 다수의 비트라인을 형성하는 단계;
    상기 다수개의 비트라인 사이가 매립되도록 상기 기판 전면에 유동성 절연막을 형성하는 단계; 및
    상기 유동성 절연막을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 단계
    를 포함하는 반도체 제조방법.
  2. 제 1 항에 있어서,
    상기 유동성 절연막은 SiH4+H2O2혼합가스를 이용하여 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체 제조방법.
  3. 제 2 항에 있어서,
    상기 유동성 절연막을 증착하고 난후 열처리 공정을 하는 것을 특징으로 하는 반도체 제조방법.
  4. 제 1 항에 있어서,
    상기 유동성절연막은 PECVD방법으로 SiH4/N2O 혼합가스를 이용한 제1 유동성절연막, SiH4/H2O2혼합가스를 이용하여 LPCVD 방법을 이용한 제2 유동성산화막, PECVD방법으로 SiH4/N2O 혼합가스를 이용한 제3 유동성산화막으로 형성된 것을 특징으로 하는 반도체 제조방법.
  5. 제 1 항에 있어서,
    상기 유동성 절연막은 고밀도 플라즈마 장비에서 C4F8/CH2F2/Ar/O2또는 C4F6/CH2F2/ArO2의 혼합가스를 사용하여, 30 ~ 70mTorr, 척온도는 10 ~ 60도, 파워는 1300~ 1900W의 범위에서 식각하는 것을 특징으로 하는 반도체 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077335A (ko) * 1997-04-18 1998-11-16 김영환 반도체소자의 소자분리절연막 형성방법
KR19990062229A (ko) * 1997-12-31 1999-07-26 김영환 반도체장치의 평탄화 방법
KR20010045429A (ko) * 1999-11-05 2001-06-05 박종섭 반도체 소자의 층간절연막 형성 방법
KR20010080161A (ko) * 1998-10-16 2001-08-22 해리 제이. 그윈넬 클로로포스파이트-금속 촉매 시스템을 이용한하이드로포밀화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077335A (ko) * 1997-04-18 1998-11-16 김영환 반도체소자의 소자분리절연막 형성방법
KR19990062229A (ko) * 1997-12-31 1999-07-26 김영환 반도체장치의 평탄화 방법
KR20010080161A (ko) * 1998-10-16 2001-08-22 해리 제이. 그윈넬 클로로포스파이트-금속 촉매 시스템을 이용한하이드로포밀화 방법
KR20010045429A (ko) * 1999-11-05 2001-06-05 박종섭 반도체 소자의 층간절연막 형성 방법

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