KR20100073087A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명의 반도체 기판의 소자분리막 형성방법은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판의 셀 영역에 제1 깊이 및 제1 폭을 갖는 제1 트랜치를 형성하는 단계와, 반도체 기판의 주변회로 영역에 제1 깊이보다 얕은 제2 깊이 및 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치를 형성하는 단계와, 그리고 제1 트랜치 및 제2 트랜치에 하부의 SOD막을 포함하는 이중막으로 이루어진 매립절연막을 형성하는 단계를 포함한다.
STI, SOD, HDP, 갭필(Gap-fill), 응력(Stress)

Description

반도체 소자의 소자분리막 형성방법{Method for forming trench isolation layer in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 기판에 형성되는 소자들을 전기적으로 분리하기 위한 소자분리막 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아지면서 반도체 소자의 크기도 미세화되고 있다. 반도체 소자의 크기가 미세화되면서, 반도체 메모리 소자의 제조 과정 중, 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트랜치형 소자분리(Shallow Trench Isolation; STI) 공정에 대한 중요성이 더욱 커지고 있다. 이에 따라, 소자분리 특성을 더욱 향상시키기 위하여 트랜치형 소자분리 공정에 대한 다양한 공정 개발 및 트랜치 갭필(gap-fill) 물질에 대한 많은 연구가 이루어지고 있다. 예를 들면, NF3 가스를 이용하는 증착-식각-증착 공정이나, 증착-습식식각-증착 공정을 이용하여 소자분리용 트랜치 내에 HDP(High Density Plasma)막을 갭필하고 있다. 그러나, 이 방법도 반도체 소자의 크기가 고미세화 됨에 따라, 적용의 한계를 나타내고 있다. 예컨대 소자분리용 트랜치 내에 HDP막이 충분히 매립되기도 전 에, 소자분리용 트랜치 상부 모서리에 오버행이 유발되고, 이로 인하여 소자분리용 트랜치 내에 보이드가 발생하는 문제점이 있어 매립이 원활하게 이루어지지 않는다.
이러한 문제점을 해결하기 위하여 소자분리용 트랜치 내에 SOD(Spin On Dielectric)막/HDP막으로 이루어진 이중막을 사용하여 매립하고 있다. 이 과정을 보다 구체적으로 설명하면, 먼저 셀 영역 및 주변회로 영역을 포함하는 반도체 기판에 소자분리용 트랜치를 형성한다. 이 경우, 주변회로 영역의 소자분리용 트랜치 폭을 셀 영역의 소자분리용 트랜치 폭에 비해 상대적으로 넓게 형성하는데, 이는 고전압이 인가되는 주변회로 영역에서의 신뢰성 있는 소자분리를 구현하기 위함이다. 이어서, 소자분리용 트랜치 내에 측벽산화막, 라이너질화막 및 라이너산화막을 형성한다. 라이너산화막이 형성된 소자분리용 트랜치 내에 SOD(Spin-On-Dielectric)막을 매립한다. SOD막은 용매(solvent)와 용질(solute)이 섞여 있는 상태로서 흐르는 성질을 갖는 것으로 알려져 있다. 다음에, 큐어링(curing) 공정을 수행하여 SOD막을 치밀화 시킨다. 이어서, SOD막에 습식식각을 수행하여 일정 깊이로 리세스(recess)한 후, 그 위에 HDP막으로 매립한다. 그러면, 보이드 없이 셀 영역 및 주변회로 영역에 형성된 소자분리용 트랜치를 원활하게 매립할 수 있다.
한편, SOD막은 인장응력 특성이 있는데, 이러한 특성은 전자들이 이동하는 셀 영역의 반도체 기판 표면을 스트레인드-실리콘(strained-Si)으로 변형시켜 전자들의 이동 속도를 빠르게 할 수 있다. 따라서, SOD막의 매립량을 적절하게 늘리면, 셀 영역의 반도체 표면은 더 큰 변형을 갖는 스트레인드-실리콘으로 되어, 전자들 의 이동 속도를 더욱 가속화시킬 수 있다. 그런데, 이와 같이 SOD막의 매립량을 적절하게 늘리면, 셀 영역에서의 반도체 기판 표면에서는 전자들의 이동 속도를 빠르게 할 수 있지만, 도 1에 나타낸 바와 같이, 주변회로 영역의 반도체 기판(10)에는 슬립 결함(slip defect)(100)이 발생될 수 있다. 이는, 앞서 언급한 바와 같이, 주변회로 영역의 소자분리용 트랜치 폭은 셀 영역의 소자분리용 트랜치 폭에 비해 상대적으로 넓게 형성하며, 이에 따라 셀 영역 내에 매립되는 SOD막의 양은 적절하게 증가되더라도, 주변회로 영역 내에 매립되는 SOD막의 양은 지나치게 증가되기 때문이다. 그 결과, 주변회로 영역의 소자분리용 트랜치에 매립된 SOD막은 지나치게 큰 인장응력을 가지게 되며, 이는 주변회로 영역의 반도체 기판(10)에 슬립 결함(100)을 유발시킨다. 슬립 결함(100)은 누설전류를 발생시켜 반도체 소자의 동작 오류를 일으킨다.
일 실시예에 따른 반도체 기판의 소자분리막 형성방법은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판의 셀 영역에 제1 깊이 및 제1 폭을 갖는 제1 트랜치를 형성하는 단계와, 반도체 기판의 주변회로 영역에 제1 깊이보다 얕은 제2 깊이 및 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치를 형성하는 단계와, 그리고 제1 트랜치 및 제2 트랜치에 하부의 SOD막을 포함하는 이중막으로 이루어진 매립절연막을 형성하는 단계를 포함한다.
일 예에서, 이중막은, 하부의 SOD막 및 상부의 HDP막을 포함한다.
일 예에서, 제1 깊이 및 제2 깊이 차이는 500Å 이상 되도록 설정한다.
일 예에서, 제2 트랜치의 제2 깊이는, 셀 영역에서의 실리콘이 스트레인드-실리콘으로 변형되도록 하는 SOD막의 양에 대해 주변회로 영역에서의 슬립현상의 발생을 억제시킬 수 있는 깊이로 설정한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 도면이다. 도 2를 참조하면, 셀 영역(A) 및 주변회로 영역(B)을 포함하는 반도체 기판(200) 위에 패드산화막(205) 및 패드질화막(210)을 순차적으로 형성한다. 여기서, 패드산화막(205)은 패드질화막(210)과 반도체 기판(200)의 직접 적인 접촉으로 인한 스트레스를 방지하는 역할을 한다. 패드질화막(210) 위에 제1 포토레지스트막을 도포한다. 제1 포토레지스트막에 대한 노광 및 현상 공정을 수행하여, 셀 영역(A)에 형성된 패드질화막(210)의 일부는 노출시키고, 주변회로 영역(B)에 형성된 패드질화막(210)은 노출시키지 않는 제1 포토레지스트막 패턴(215)을 형성한다. 여기서, 패드질화막(210)이 노출되는 영역은 이후 셀 영역(A) 내의 제1 트랜치가 형성될 부분이다.
도 3을 참조하면, 제1 포토레지스트막 패턴(도 1의 215)을 식각마스크로 한 식각 공정으로 제1 패드질화막 패턴(211)을 형성한다. 이어서, 제1 포토레지스트막 패턴(도 1의 215)은 스트립(strip) 공정을 수행하여 제거한다. 다음에, 제1 패드질화막 패턴(211)을 식각마스크로 패드산화막(205)을 식각하여 반도체 기판(200)의 표면을 선택적으로 노출시키는 제1 패드산화막 패턴(206)을 형성한다. 제1 패드산화막 패턴(206)은 제1 패드질화막 패턴(211)과 함께 제1 하드마스크막 패턴(231)을 구성한다. 경우에 따라서, 제1 포토레지스트막 패턴(도 1의 215)은 제1 패드산화막 패턴(206)을 형성한 후에 제거할 수도 있다. 계속해서, 제1 하드마스크막 패턴(231)을 식각마스크로 반도체 기판(200)의 노출 표면을 식각하여 반도체 기판(200)의 셀 영역(A) 내에 제1 깊이(D1) 및 제1 폭(W1)의 제1 트랜치(235)를 형성한다. 일 예에서, 제1 깊이(D1)는 대략 3500Å 정도이다.
도 4를 참조하면, 제1 트랜치(235)가 형성된 반도체 기판(200) 전면에 제2 포토레지스트막을 도포한다. 제2 포토레지스트막에 대한 노광 및 현상 공정을 수행 하여 주변회로 영역(B)에 형성된 패드질화막(210)의 일부를 노출시키는 개구부(217)를 갖는 제2 포토레지스트막 패턴(216)을 형성한다. 이 경우, 제2 포토레지스트막 패턴(216)의 개구부(217)의 폭은 제1 트랜치(235)의 폭보다 상대적으로 더 큰폭을 갖도록 한다. 여기서, 패드질화막(210)이 노출된 영역은 이후 주변회로 영역(B) 내의 제2 트랜치가 형성될 부분이다.
도 5를 참조하면, 제2 포토레지스트막 패턴(도 4의 216)을 식각마스크로 한 식각 공정으로 제2 패드질화막 패턴(212)을 형성한다. 그리고, 제2 포토레지스트막 패턴(도 4의 216)은 스트립(strip) 공정을 수행하여 제거한다. 다음에, 제2 패드질화막 패턴(212)을 식각마스크로 주변회로 영역(B) 상에 형성된 패드산화막(도 4의 205)을 식각한다. 그러면, 반도체 기판(200)의 표면이 선택적으로 노출되면서 제2 패드산화막 패턴(207)이 형성된다. 제2 패드산화막 패턴(207)은 제2 패드질화막 패턴(212)과 함께 제1 하드마스크막 패턴(231)을 구성한다. 경우에 따라서, 제2 포토레지스트막 패턴(도 4의 216)은 제1 패드산화막 패턴(205)을 형성한 후에 제거할 수도 있다. 계속해서, 패드산화막 패턴(207) 및 제2 패드질화막 패턴(212)으로 이루어진 제2 하드마스크막 패턴(231)을 식각마스크로 노출된 반도체 기판(200) 표면을 식각하여 제2 트랜치(236)를 형성한다. 제2 트랜치(236)는 제2 깊이(D2) 및 제2 폭(W2)을 갖는다. 제2 깊이(D2)는 제1 트랜치(235)의 제1 깊이(D1) 보다 얕다. 일 예로 제1 깊이(D1)와 제2 깊이(D2) 차이는 대략 500Å 이상이다. 예컨대 제1 트랜치(235)의 제1 깊이(D1)가 대략 3500Å인 경우, 제2 트랜치(236)의 제2 깊이(D2)는 적어도 대략 3000Å 이하가 되도록 한다. 제2 폭(W2)은 제1 폭(W1) 보다 넓다.
도 6을 참조하면, 제1 트랜치(235) 및 제2 트랜치(236)가 형성된 반도체 기판(200) 전면에 열산화 방법을 이용하여 측벽산화막(240)을 형성한다. 측벽산화막(240)은 제1 트랜치(235) 및 제2 트랜치(236)를 형성하기 위한 식각 공정을 수행하는 과정에서 발생된 제1 트랜치(235) 및 제2 트랜치(236) 내벽의 손상을 보상해 준다. 그리고, 측벽산화막(240)은 후속에서 형성될 라이너질화막이 반도체 기판(200) 위에 바로 형성되어 발생하는 스트레스를 방지하는 역할도 한다. 계속해서, 측벽산화막(240)이 형성된 반도체 기판(200) 전면에 라이너질화막(250)을 형성한다. 라이너질화막(250)은 게이트 산화 및 열 공정을 진행하는 과정에서 산화 소스가 반도체 기판(200) 내로 침투하여 유발되는 누설전류(leakage current)를 방지하는 역할을 한다. 다음에, 라이너질화막(250) 위에 라이너산화막(255)을 형성한다.
이어서, 라이너산화막(255)이 형성된 제1 트랜치(235) 및 제2 트랜치(236) 내를 제1 매립절연막으로서 SOD막(260)을 사용하여 매립한다. 일 예에서, SOD막은 예컨대 폴리실라잔(polysilazane)막을 사용하여 형성할 수 있다. 그리고, 제1 트랜치(235) 및 제2 트랜치(236)가 SOD막(260)으로 매립될 수 있는 충분한 두께, 예컨대 대략 5500Å의 두께로 형성한다. 다음에, SOD막(260)을 포함하는 반도체 기판(200)을 대략 150℃의 온도로 가열된 척(chuck)에 로딩한 후에 180초 동안 유지하여 SOD막(260) 내에 포함되어 있는 솔벤트를 증발시킨다. 계속해서, SOD막(260) 에 큐어링 공정을 수행하여 SOD막(260)을 산화시킨다. 큐어링 공정은 수소와 산소가 1:2의 부피비로 혼합된 가스 분위기하에서 350℃ 정도의 온도로 1시간 동안 수행한다. 이어서, SOD막(260)에 평탄화 공정을 수행한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 패드질화막 패턴(211,212)이 노출될 때까지 진행한다. 이러한 평탄화 공정은 후속에서 SOD막(260)을 균일하게 리세스 시키기 위해 수행된다.
도 7을 참조하면, 제1 트랜치(235) 및 제2 트랜치(236) 내에 매립되어 있는 SOD막(260)을 일정 깊이, 예컨대 대략 800Å 내지 900Å의 깊이만큼 리세스 시켜 제1 트랜치(235) 및 제2 트랜치(236) 하부에만 SOD막(260)이 남아있도록 한다. 일 예에서, SOD막(260)을 리세스 시키는 방법으로 습식 식각(wet etch)을 이용한다. 이 경우, 습식 식각 용액, 예컨대 초순수(H2O)와 불산이 50:1의 부피비로 혼합된 불산 용액을 사용하여 수행한다. 계속해서, 질소 분위기하에서 950℃에서 1시간 동안 열처리를 수행하여 SOD막(260)을 치밀화 시킨다. 앞서 도 3 및 도 5를 참조하여 설명한 바와 같이, 제2 트랜치(236)의 제2 폭(W2)이 제1 트랜치(235)의 제1 폭(W1)보다 넓지만, 반면에 제2 트랜치(236)의 제2 깊이(D2)가 제1 트랜치(235)의 제1 깊이(D1) 보다 얕다. 따라서, 셀 영역(A)에서의 반도체 표면을 스트레인드-실리콘으로 변형시켜 전자들의 이동 속도를 더욱 가속화시키기 위해 SOD막(260)의 양을 증가시키더라도, 주변회로 영역(B)에서의 SOD막(260)의 양은 낮아진 제2 깊이(D2)에 대응 되는 양만큼 덜 증가하게 되며, 이에 따라 주변회로 영역(B)에서의 SOD막(260)의 지나친 증가에 따른 슬립 결함(slip defect)의 발생은 억제된다.
도 8을 참조하면, SOD막(260)이 형성된 제1 트랜치(235) 및 제2 트랜치(236)의 상부를 제2 매립절연막으로서 HDP막(270)을 사용하여 매립한다. 계속해서, 패드질화막 패턴(도 7의 211,212) 표면이 노출되도록 HDP막(270)에 대한 평탄화를 수행한다. 여기서, HDP막(270)은 화학적기계적연마(CMP) 방법을 이용하여 평탄화한다. 계속해서, 노출된 패드질화막 패턴(도 7의 211,212), 패드산화막 패턴(도 7의 206,207) 및 일부 HDP막(270)을 제거하여 제1 트랜치(235) 및 제2 트랜치(236)에 이중막으로 이루어진 반도체 소자의 소자분리막을 형성한다.
도 1은 투과전자현미경(Transmission electron microscope)을 이용하여 반도체 기판의 주변회로 영역에 발생된 슬립결함을 나타내 보인 이미지이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 나타낸 도면이다.

Claims (4)

  1. 셀 영역 및 주변회로 영역을 갖는 반도체 기판의 상기 셀 영역에 제1 깊이 및 제1 폭을 갖는 제1 트랜치를 형성하는 단계;
    상기 반도체 기판의 상기 주변회로 영역에 상기 제1 깊이보다 얕은 제2 깊이 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치를 형성하는 단계; 및
    상기 제1 트랜치 및 제2 트랜치에 하부의 SOD막을 포함하는 이중막으로 이루어진 매립절연막을 형성하는 단계를 포함하는 반도체 소자의 트랜치 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 이중막은,
    하부의 SOD막 및 상부의 HDP막을 포함하는 반도체 소자의 트랜치 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 제1 깊이 및 제2 깊이 차이는 500Å 이상 되도록 설정하는 반도체 소자의 트랜치 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 제2 트랜치의 제2 깊이는,
    상기 셀 영역에서의 실리콘이 스트레인드-실리콘으로 변형되도록 하는 SOD막 의 양에 대해 상기 주변회로 영역에서의 슬립현상의 발생을 억제시킬 수 있는 깊이로 설정하는 반도체 소자의 트랜치 소자분리막 형성방법.
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