KR20100036098A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 트랜치 소자분리막 형성방법은, 기판 내에 소자분리용 트랜치를 형성하는 단계와, 소자분리용 트랜치 내에 측벽산화막을 형성하는 단계와, 측벽산화막 위에 실리콘질화막을 형성하는 단계와, 실리콘질화막의 상부에 대한 라디컬 산화를 수행하여 실리콘질화막의 하부에서 산화되지 않은 실리콘질화막으로 이루어진 라이너질화막 및 상부에서 산화된 라이너산화막을 형성하는 단계와, 라이너산화막이 형성된 트랜치를 하부의 제1 매립절연막 및 상부의 제2 매립절연막으로 채우는 단계를 포함한다.
소자분리막, 라이너질화막, 응력(Stress), 라디컬 산화

Description

반도체 소자의 소자분리막 형성방법{Method for forming trench isolation layer in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체기판에 형성되는 소자들을 전기적으로 분리하기 위한 소자분리막 형성방법에 관한 것이다.
최근 반도체 소자가 미세화됨에 따라 소자분리막을 형성하기 위한 소자분리용 트랜치(Shllow Trench Isolation; STI)의 종횡비(aspect ratio)도 또한 점점 높아지고 있다. 이에 따라, 소자분리용 트랜치 매립 물질로 갭필(gap-fill) 특성이 우수한 고밀도플라즈마(HDP : High Density Plasma)막을 주로 사용하고 있다. 그런데, 반도체 소자의 미세화가 더욱더 가속화됨에 따라, 고밀도플라즈마(HDP)막으로도 소자분리용 트랜치를 충분히 매립시키는데 한계를 나타내고 있다. 예컨대, 소자분리용 트랜치 내에 HDP막이 충분히 매립되기 전에 소자분리용 트랜치 상부 모서리에 오버행이 유발되는데, 이로 인하여 소자분리용 트랜치 내에 보이드가 생기는 현상이 발생한다.
최근 이와 같은 문제를 해결하기 위한 방법들 중 하나로서 SOD(Spin On Dielectric)막/HDP막으로 이루어진 이중막을 사용하여 소자분리용 트랜치를 매립하 는 방법이 제시된 바 있다. 이와 같은 방법을 구체적으로 설명하면, 기판에 소자분리용 트랜치를 형성한 후, 측벽산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성한다. 이어서, 소자분리용 트랜치 내에 SOD(Spin-On-Dielectric)막을 매립한다. SOD막은 용매(solvent)와 용질(solute)이 섞여 있는 상태로서 흐르는 성질을 갖는 것으로 알려져 있다. 계속해서, 큐어링(curing) 공정을 수행하여 SOD막을 치밀화 시킨다. 다음에, SOD막에 습식식각을 수행하여 일정 깊이로 리세스(recess)한 후, 그 위에 HDP막으로 매립함으로써, SOD막/HDP막으로 이루어진 이중막 구조의 트랜치 소자분리막을 형성한다.
그런데, SOD막은 인장응력(tensile stress) 특성이 있는 것으로 알려져 있다. 따라서, 반도체 기판에 SOD막의 인장응력이 가해는 현상이 필연적으로 발생되고, 이로 인해 반도체 기판에 결정 결함이나 전위(dilocation)가 유발될 수 있다. 이와 같은 결정 결함이나 전위는 반도체 기판에 누설전류(leakage current)가 발생되도록 하며, 그 결과 반도체 소자의 리플래시 특성이 떨어질 수 있다. SOD막의 인장응력을 완화시키기 위하여 라이너산화막으로 압축응력을 갖는 물질막, 예컨대 라이너산화막으로서 HTO(High Temp Oxide)막 또는 LPTEOS(liquid phase tetraethylorthosilicate)막을 사용할 수도 있지만, 이와 같은 방법을 적용하더라도 SOD막의 인장응력을 충분히 완화시키는데 한계를 나타내고 있다. 더욱이, 소자분리용 트랜치의 매립특성을 향상시키기 위하여 HDP막에 대한 SOD막의 비중을 증가시킬수록 반도체 기판에 가해지는 SOD막의 인장응력도 더 커지게 되며, 따라서 소자분리용 트랜치의 매립특성향상과 SOD막의 인장응력 저하는 트레이드-오프(trade- off) 관계를 갖는다.
본 발명은에 따른 반도체 소자의 트랜치 소자분리막 형성방법은, 기판 내에 소자분리용 트랜치를 형성하는 단계; 상기 소자분리용 트랜치 내에 측벽산화막을 형성하는 단계; 상기 측벽산화막 위에 실리콘질화막을 형성하는 단계; 상기 실리콘질화막의 상부에 대한 라디컬 산화를 수행하여 상기 실리콘질화막의 하부에서 산화되지 않은 실리콘질화막으로 이루어진 라이너질화막 및 상부에서 산화된 라이너산화막을 형성하는 단계; 및 상기 라이너산화막이 형성된 트랜치를 하부의 제1 매립절연막 및 상부의 제2 매립절연막으로 채우는 단계를 포함한다.
상기 실리콘질화막은 100Å 내지 120Å의 두께로 형성할 수 있다.
상기 라디컬 산화에 의해 실리콘질화막이 산화되는 두께는 60Å 내지 70Å이 되도록 할 수 있다.
상기 제1 매립절연막은 SOD막을 사용하여 형성할 수 있고, 상기 제2 매립절연막은 HDP막을 사용하여 형성할 수 있다.
상기 트랜치를 매립절연막으로 채우는 단계는, 상기 라이너산화막이 형성된 트랜치에 하부의 제1 매립절연막을 형성하는 단계; 상기 제1 매립절연막을 리세스 시키면서, 상기 제1 매립절연막이 리세스됨에 따라 노출되는 라이너산화막도 제거하는 단계; 및 상기 리세스된 제1 매립절연막 위에 제2 매립절연막을 형성하는 단계를 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 도 1을 참조하면, 먼저 반도체 기판(200) 위에 패드산화막(202) 및 패드질화막(204)을 순차적으로 형성한다. 패드산화막(202)은 패드질화막(204)이 반도체 기판(200)에 스트레스를 가하는 것을 완화시킨다. 다음에, 패드질화막(204) 위에 포토레지스트막을 도포 및 패터닝 하여 패드질화막(204)의 표면을 선택적으로 노출시키는 포토레지스트막 패턴(206)을 형성한다. 여기서, 패드질화막(204)이 노출된 영역은 소자분리영역(Isolation region)이고, 포토레지스트막 패턴(206)에 의하여 패드질화막(204)이 차단된 영역은 활성영역(Active region)이다.
도 2를 참조하면, 포토레지스트막 패턴(도 1의 206)을 식각마스크로 한 식각공정으로 패드질화막(도 1의 204) 및 패드산화막(도 1의 202)의 노출부분을 순차적으로 식각하여 패드산화막 패턴(220) 및 패드질화막 패턴(210)으로 이루어지는 하드마스크막 패턴(220/210)을 형성한다. 하드마스크막 패턴(220/210)에 의해 반도체 기판(200)의 소자분리영역 표면은 노출된다. 하드마스크막 패턴(220/210)을 형성한 후, 스트립(strip) 공정을 수행하여 포토레지스트막 패턴(도1의 206)을 제거한다. 다음에, 하드마스크막 패턴(220/210)을 식각마스크로 한 식각으로 반도체 기판(200)의 노출부분을 일정 깊이로 식각하여 소자분리용 트랜치(230)을 형성한다.
도 3을 참조하면, 소자분리용 트랜치(230) 내에 열산화 방법을 이용하여 측 벽산화막(240)을 형성한다. 측벽산화막(240)은 소자분리용 트랜치(230)를 형성하기 위한 식각 공정을 수행하는 과정에서 소자분리용 트랜치(230) 내벽의 손상을 보상해 준다. 또한 측벽산화막(240)은 후속에서 형성될 라이너질화막이 반도체 기판(200)에 가하는 스트레스를 억제하는 역할을 한다. 다음에, 측벽산화막(240) 위에 라이너질화막 및 라이너산화막을 순차적으로 형성하는데, 이를 위해 먼저 측벽산화막(240) 위에 실리콘질화막(250)을 형성한다. 실리콘질화막(250)의 두께(C)는 라이너질화막과 라이너산화막이 합쳐진 두께로 형성한다. 예컨대 라이너질화막을 대략 70Å∼75Å의 두께로 형성하고, 라이너산화막을 대략 20Å∼25Å의 두께로 형성하고자 하는 경우, 실리콘질화막을 두께(C)는 대략 100Å∼120Å 정도가 되도록 한다.
도 4를 참조하면, 실리콘질화막(250)에 대한 라디컬 산화를 수행하여 실리콘질화막(250)의 상부를 일정 두께만큼 산화시킨다. 이와 같은 라디컬 산화에 의해 실리콘질화막(250) 중 산화가 이루어진 상부는 라이너산화막(252)으로 사용하고, 산화가 이루어지지 않은 하부는 라이너질화막(251)으로 사용한다. 라디컬 산화에 의해 만들어지는 라이너산화막(252)은 일반적으로 사용하고 있는 고온산화(HTO)막이나 저압TEOS(LPTEOS)막에 비해 훨씬 높은 압축응력을 갖고 있다. 예컨대, 상온에서, 고온산화(HTO)막은 -1×109dyn/cm2의 압축응력을 가지고, 저압TEOS(LPTEOS)막은 2.95×108dyn/cm2의 인장응력을 가진다. 이에 비해 상온에서의 라디컬 산화에 의해 만들어진 라이너산화막(252)은 -4×109dyn/cm2의 압축응력을 가져, 후속에서 형성될 SOD막의 인장응력에 대한 버퍼작용 효율을 증대시킬 수 있다. 라디컬 산화 과정을 보다 구체적으로 설명하면, 먼저 실리콘산화막(250)이 형성된 반도체 기판(200)을 반응 챔버에 로딩한다. 이어서, 반응 챔버 내부를 710℃ 내지 790℃의 공정 온도를 유지하면서 O2/H2, O2/H2O, O2/N2 또는 O2/N2O 가스 중 어느 하나를 선택하여 공급한다. 일 예로서, O2/H2 가스를 사용할 경우, 대략 4.86slm/0.89slm의 양을 반응 챔버 내로 공급하며, 반응 챔버 내의 압력을 0.5torr가 되도록 한다. 챔버 내로 공급된 O2/H2 가스는 분자들 간에 충돌을 일으켜 산화력이 강한 라디컬산소(O*)를 생성시킨다. 생성된 라디컬산소(O*)는 실리콘질화막(250) 내의 실리콘 원자와 결합하고, 이에 따라 실리콘질화막(250)의 상부는 산화된다. 라디컬 산화를 수행한 후에는, 열처리를 수행하여 라디컬산화막을 치밀화시킨다. 열처리는, 반응 챔버 내로 질소 가스를 대략 10slm의 양만큼 공급하여 질소 분위기를 형성하고, 이 질소 분위기에서 대략 850℃ 내지 950℃ 정도의 온도로 대략 20분간 수행한다.
라디컬질화막(251)과 라디컬산화막(252)의 두께는 실리콘질화막(250)에 대해 라디컬 산화가 어느정도 두께만큼 이루어지는지에 의해 결정된다. 따라서, 원하는 라이너질화막(251)의 두께 및 라이너산화막(252)의 두께는 라디컬 산화의 공정조건을 조절함으로써 얻을 수 있다. 일 예로, 라이너질화막(251)은 누설전류를 억제할 수 있을 정도의 두께로 형성되도록 하고, 라이너산화막(252)은 후속의 SOD막이 반도체 기판(200)에 인가하는 인장응력이 충분히 완충될 수 있을 정도의 두께가 되도 록 한다. 이를 위해서는 라디컬 산화 공정시 공정 압력 또는 공정 시간 등을 조절하여 실리콘질화막(250)에 대해 라디컬 산화가 이루어지는 두께를 조절한다.
도 5를 참조하면, 라이너산화막(252)이 형성된 소자분리용 트랜치(230)의 하부에 제1 매립절연막을 매립시킨다. 제1 매립절연막으로는 SOD막을 사용한다. 구체적으로, 소자분리용 트랜치(230)가 모두 채워지도록 SOD막(260)을 대략 5500Å 정도로 형성한다. 다음에, 제1 큐어링 공정을 약 150℃ 온도의 척(chuck)에서 180초 동안 수행하여 SOD막(260) 내에 포함되어 있는 솔벤트를 증발시킨다. 계속해서, 온도를 350℃ 정도로 상승시키고, H2/O2를 1L/2L 공급하는 제2 큐어링 공정을 대략 1 시간 동안 수행한다. 큐어링 공정이 끝나면, SOD막(260)에 대한 평탄화 공정을 수행하여 패드질화막 패턴(220)이 노출되도록 한다. 평탄화 공정은 화학기계적연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 수행할 수 있다. 이와 같은 평탄화 공정에 의해 후속의 SOD막(260) 리세스 공정시 리세스된 SOD막(260) 표면을 균일하게 할 수 있다.
도 6을 참조하면, 소자분리용 트랜치(230) 내에 매립되어 있는 SOD막(260)을일정 깊이로 리세스 시킨다. SOD막(260)이 리세스되는 양은 SOD막에 의해 소자분리용 트랜치(230)가 충분히 매립되도록 조절한다. 일 예로, SOD막(260)을 대략 5500Å 정도로 형성한 경우, 리세스되는 두께는 대략 800Å 내지 900Å이 되도록 한다. 위에서 설명한 바와 같이, 소자분리용 트랜치(230)의 충분한 매립을 위해 SOD막(260)의 리세스 양을 줄이더라도, 라디컬 산화에 의해 형성된 라이너산화막(251) 의 존재로 인하여 SOD막(260)의 인장응력이 버퍼링될 수 있다. 일 예에서, SOD막(260)을 리세스시킬 때, SOD막(260)이 리세스됨에 따라 노출되는 라디컬산화막도 함께 제거시켜, 소자분리용 트랜치 내에서 SOD막(260)이 매립된 부분에만 라디컬산화막이 형성되도록 할 수도 있다. SOD막(260)을 리세스시킨 후에는, 질소 분위기 하에서 950℃에서 1시간 동안 열처리를 수행하여 SOD막(260)을 치밀화 시킨다. 다음에, SOD막(260)이 형성된 소자분리용 트랜치 상부의 남은 공간을 제2 매립절연막, 예컨대 HDP막(270)으로 매립시켜 SOD막(260)/HDP막(270) 구조의 소자분리막을 형성한다.
도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

Claims (5)

  1. 기판 내에 소자분리용 트랜치를 형성하는 단계;
    상기 소자분리용 트랜치 내에 측벽산화막을 형성하는 단계;
    상기 측벽산화막 위에 실리콘질화막을 형성하는 단계;
    상기 실리콘질화막의 상부에 대한 라디컬 산화를 수행하여 상기 실리콘질화막의 하부에서 산화되지 않은 실리콘질화막으로 이루어진 라이너질화막 및 상부에서 산화된 라이너산화막을 형성하는 단계; 및
    상기 라이너산화막이 형성된 트랜치를 하부의 제1 매립절연막 및 상부의 제2 매립절연막으로 채우는 단계를 포함하는 반도체 소자의 트랜치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 실리콘질화막은 100Å 내지 120Å의 두께로 형성하는 반도체 소자의 트랜치 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 라디컬 산화에 의해 실리콘질화막이 산화되는 두께는 60Å 내지 70Å이 되도록 하는 반도체 소자의 트랜치 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 제1 매립절연막은 SOD막을 사용하여 형성하고, 상기 제2 매립절연막은 HDP막을 사용하여 형성하는 반도체 소자의 트랜치 소자분리막 형성방법.
  5. 제1항에 있어서, 상기 트랜치를 매립절연막으로 채우는 단계는,
    상기 라이너산화막이 형성된 트랜치에 하부의 제1 매립절연막을 형성하는 단계;
    상기 제1 매립절연막을 리세스 시키면서, 상기 제1 매립절연막이 리세스됨에 따라 노출되는 라이너산화막도 제거하는 단계; 및
    상기 리세스된 제1 매립절연막 위에 제2 매립절연막을 형성하는 단계를 포함하는 반도체 소자의 트랜치 소자분리막 형성방법.
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