KR100914293B1 - 반도체소자의 트렌치 소자분리막 형성방법 - Google Patents

반도체소자의 트렌치 소자분리막 형성방법 Download PDF

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Abstract

반도체기판 내에 트렌치를 형성하고, 트렌치가 형성된 반도체기판 상에 고밀도 라이너질화막을 형성한다. 라이너질화막 상에 제1 절연막을 형성한 이후, 제1 절연막이 상기 트렌치 내부에 잔류되게 제1 절연막을 식각하고, 제1 절연막 상에 제2 절연막을 형성하여 상기 트렌치를 매립하는 반도체소자의 트렌치 소자분리막 형성방법을 제시한다.
고밀도, 라이너질화막, SOD막, 고밀도 플라즈마 산화막, 트렌치

Description

반도체소자의 트렌치 소자분리막 형성방법{Method for fabricating trench isolation in semicondutor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 상세하게는 반도체소자의 트렌치 소자분리막 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 우수한 소자분리 특성을 가지는 트렌치 소자분리막(STI;Shallow Trench Isolation)이 도입되고 있다. 소자분리막은 디램(DRAM:Dynamic Random Access Memory)과 같은 메모리 소자의 특성 예컨대, 데이터 보유시간(retention time)에 영향을 미치는 것으로 알려져 있어, 소자분리막 공정의 중요성은 더욱 부각되고 있다.
한편, 반도체 소자가 미세화되고 트렌치 선폭이 더욱 좁아짐에 따라, 트렌치의 종회비(aspect ritio)가 커져 트렌치 내부를 채우기 위한 공정 마진(gap fill margin)은 더욱 더 감소되고 있다. 이에 따라, 트렌치 내부에 유동성이 좋은 SOD(Spin On Dielectric)막으로 트렌치 바닥면을 채운 후, 고밀도 플라즈마(HDP;High Density Dielectric) 산화막을 증착하여 소자분리막을 형성하는 공정이 시도되고 있다.
이때, SOD막을 일정 두께 제거하기 위한 식각공정이 수반되는데, 이러한 식각공정에서 트렌치 내벽에 형성된 라이너산화막이 함께 제거되면서, 라이너질화막이 노출될 수 있다. 노출된 라이너질화막은 식각공정 또는 후속 고밀도 플라즈마 형성과정에서 국부적으로 손실(loss)되어, 소자의 GOI(Gate Oxide Integrity) 특성을 열화 시킨다. 예컨대, 라이너질화막이 손실됨에 따라, 후속 열공정에서 활성영역 내의 불순물이 소자분리막 내로 확산되어 셀 문턱전압이 변화되거나, 누설전류가 발생되어 소자의 리프래시 및 전기적 특성이 저하될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성방법은, 반도체기판 내에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 반도체기판 상에 고밀도 라이너질화막을 형성하는 단계; 상기 라이너질화막 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막이 상기 트렌치 내부에 잔류되게 제1 절연막을 식각하는 단계; 및 상기 제1 절연막 상에 제2 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함한다.
상기 고밀도 라이너질화막을 형성하는 단계 이전에, 상기 트렌치 내벽을 산화시키는 단계를 더 포함할 수 있다.
상기 고밀도 라이너질화막을 형성하는 단계 이후에, 상기 고밀도 라이너질화막 상에 라이너산화막을 형성하는 단계를 더 포함할 수 있다.
상기 고밀도 라이너질화막은 710 내지 730℃의 증착 온도 및 0.05 내지 0.1 토르의 증착 압력에서 DCS 가스 및 암모니아 가스의 비율을 1: 1.5 내지 1: 3 정도로 공급하여 형성하는 것이 바람직하다.
상기 고밀도 라이너질화막을 형성하는 단계 이전에, 상기 트렌치가 형성된 반도체기판을 NH3 가스를 이용하여 플라즈마 질화처리하는 단계를 더 포함할 수 있다.
상기 고밀도 라이너질화막을 형성하는 단계는, 상기 트렌치가 형성된 반도체기판을 반응 챔버 내부로 로딩하는 단계; 상기 챔버 내부를 램프 업 하는 단계; 상 기 챔버 내부에 질소가스를 공급하여 질화처리하는 단계: 상기 챔버 내부를 제1 램프 다운하는 단계; 상기 챔버 내부에 암모니아 가스 및 DCS 가스를 공급하여 상기 트렌치 내벽에 고밀도라이너질화막을 형성하는 단계; 상기 챔버 내부를 제2 램프 다운하는 단계; 및 상기 고밀도라이너질화막이 형성된 반도체기판을 언로딩하는 단계로 이루어지는 것이 바람직하다.
상기 제1 절연막은 SOD(Spin On Dielectric)막으로 형성하고, 상기 제2 절연막은 고밀도플라즈마 산화막으로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 트렌치 형성방법은, 710 내지 730℃의 증착 온도, 0.05 내지 0.1 토르의 증착 압력, DCS 가스 및 암모니아 가스의 비율을 1: 1.5 내지 1: 3 정도로 공급하여 고밀도화된 라이너질화막을 형성할 수 있다. 이에 따라, 후속 공정과저에서 라이너질화막이 손실되는 것을 억제하여 라이너질화막의 두께를 안정적으로 확보할 수 있다. 또한, 소자의 리프래시 특성 및 전기적 특성이 저하되는 것을 방지할 수 있다.
(실시예)
도 1을 참조하면, 반도체기판(100) 상에 패드산화막(110) 및 패드질화막(111)을 형성한다. 패드산화막(110)은 대략 50 내지 150Å 정도의 두께로 형성하고, 패드질화막(120)은 대략 500 내지 700Å 정도의 두께로 형성할 수 있다. 여기서, 패드산화막(110)은 패드질화막(111)의 인력에 의해 반도체기판(100)이 받는 스트레스(stress)를 완화시켜 주는 역할을 한다
다음에, 포토리소그라피(photolithography) 공정을 수행하여 반도체기판(100)의 소정영역을 노출시키는 레지스트막 패턴(120)을 형성한다. 레지스트막 패턴(120)은 후속 트렌치 소자분리막이 형성될 영역이 노출되게 배치될 수 있다.
도 2를 참조하면, 레지스트막 패턴(120)을 식각마스크로 사용한 식각공정을 수행하여 패드질화막 패턴(110) 및 패드산화막 패턴(111)을 형성한다. 이때, 패드질화막 패턴(111)은 후속 트렌치를 위한 식각 시 하드마스크(hard mask)로 이용될 수 있다. 계속해서, 패드질화막 패턴(111) 및 패드산화막 패턴(110)에 의해 노출된 반도체기판(100)을 선택적으로 식각하여 반도체기판 내에 소정 깊이를 갖는 트렌치(130)를 형성한다. 트렌치(130)는 반도체기판(100) 상부표면으로부터 대략 2000 내지 3000Å 정도의 깊이로 형성할 수 있다.
다음에, 트렌치(130) 내벽에 산화공정을 수행하여 내벽산화막(140)을 형성한다. 내벽산화막(140)은 대략 50 내지 80Å 정도의 두께로 형성할 수 있다. 내벽산화막(140)은 예컨대, 습식산화 또는 건식산화공정을 수행하여 형성할 수 있다. 내벽산화막(140)은 후속 고밀도 라이너질화막이 반도체기판(100) 바로 위에 증착되어 발생하는 스트레스(stress)를 방지하고, 트렌치(130) 식각 시 반도체기판(100)이 받는 격자 손상(damage)을 회복하는 역할을 한다. 또한, 내벽산화막(140)을 형성함에 따라, 완만한 굴곡을 가진 트렌치(130)가 형성될 수 있다.
도 3을 참조하면, 내벽산화막(140)이 형성된 반도체기판(100) 전면에 고밀도 라이너질화막(150)을 형성한다. 고밀도 라이너질화막(150)은 먼저, 암모니아 가스 분위기에서 질화처리(nitridation) 공정을 수행한 후, 증착 소스가스를 공급하여 라이너질화막을 형성할 수 있다. 라이너질화막을 증착하기 위한 소스가스로는 암모니아(NH3) 가스 및 DCS(Dichloro silane;SiCl2 H2)가스를 이용할 수 있다. 여기서, 모니아 가스와 DCS가스는 1:3 내지 2:3 정도의 비율로 공급하여 DCS가 풍부한 분위기에서 라이너질화막을 형성할 수 있다. 질화처리 공정 및 증착공정은 0.05 내지 0.1 토르(torr)의 압력에서 수행될 수 있다.
구체적으로, 도 8에 도시된 바와 같이, 먼저, 반응 챔버 내부의 온도를 제1 램프 업하여 550 내지 600℃의 온도 범위로 끌어올린 후, 챔버 내부의 온도를 안정화 한다. 챔버 내부로 내벽산화막(140)이 형성된 반도체기판(100)을 로딩(loading)하고, 챔버 내부를 제2 램프 업(ramp up)하여 750 내지 800℃의 온도 범위까지 끌어올린 후, 챔버 내부의 온도를 안정화시킨다.
이어서, 챔버 내부에 암모니아 가스를 공급하여 내벽산화막(140)이 형성된 반도체기판(100)을 질화처리한다. 이때, 질화처리는 대략 50 내지 60분 동안 수행될 수 있다. 질화처리 공정을 수행함에 따라, 후속 라이너질화막(150)의 들뜸(lifting) 현상을 억제하고 펀치 쓰루 특성을 향상시킬 수 있다.
계속해서, 암모니아 가스의 공급을 중단하고, 챔버 내부를 램프 다운하여 챔버 내부의 온도를 710 내지 730 ℃ 의 온도 범위로 내린 후, 챔버 내부의 온도를 안정화시킨다.
이어서, 챔버 내부에 암모니아 가스 및 DSC(Dichloro silane;SiH2Cl2) 가스를 공급하여 라이너질화막(150)을 증착한다. 라이너질화막(150)의 증착은 대략 15 내지 20분 동안 수행될 수 있다.
이어서, 암모니아 가스 및 DCS가스의 공급을 중단하고, 챔버 내부를 제2 램프 다운하여 550 내지 600℃ 의 온도 범위로 내린 후, 챔버 내부의 온도를 안정화시킨 다음 반도체기판을 언로딩(unloading)한다.
710 내지 730℃의 증착 온도, 0.05 내지 0.1 토르의 증착 압력, DCS 가스 및 암모니아 가스의 비율을 1: 1.5 내지 1: 3 정도로 공급하여 라이너질화막을 형성하게 되면, 고밀도 라이너질화막을 형성할 수 있다.
도 9는 서로 다른 형성조건에 따라 형성된 라이너질화막의 식각률을 나타내 보인 도면이다. 도 9에 도시된 바와 같이, 종래의 라이너질화막 형성조건 예컨대, 650℃의 온도 및 0.25 토르의 압력에서 DCS 및 NH3 가스의 비율을 1:10 정도로 공급하여 형성한 제1 라이너질화막(A) 또는 680℃의 증착온도 및 0.1 토르의 증착압력에서 형성한 제2 라이너질화막(B)의 경우보다 본 발명의 실시예에 따라 형성된 제3 라이너질화막(C)이 식각률이 저하된 것을 알 수 있다. 이에 따라, 후속 공정 과정 예컨대, SOD 막 식각 공정 또는 HDP 산화막 형성 공정 시 라이너질화막이 손실되는 것을 억제시킬 수 있다. 또한, 라이너질화막의 두께를 안정적으로 확보하여 소자의 리프래시 특성 및 전기적 특성이 저화되는 것을 방지할 수 있다.
도 4를 참조하면, 고밀도 라이너질화막(150) 상에 라이너산화막(160)을 형성한다. 라이너산화막(160)은 100 내지 200Å 정도의 두께로 형성할 수 있다. 라이너산화막(160)은 HTO막 또는 LPTEOS막으로 형성할 수 있다. 이때, 라이너산화막(160)을 LPTEOS막으로 형성하는 경우, LPTEOS막을 형성한 이후에 라이너산화막(160)이 후속 식각과정에서 식각되는 속도를 늦추기 위한 열처리 공정을 필수적으로 수행한다. LPTEOS막의 열처리 공정은 900 내지 950 ℃의 온도범위에서 질소(N2)가스를 공급하여 수행할 수 있다.
다음에, 라이너산화막(160) 상에 트렌치(130) 내부를 채우기 위한 SOD(Spin on Dielectric)막(170)을 형성한다. SOD막은 대략 4000 내지 6000 정도의 두께로 형성할 수 있다. SOD막(170)은 silicate, siloxane, methyl silsequioxane(MSQ), hydrogen silsequioxane(HSQ), MQS + HSQ, perhydropolysilazane((SiH2NH)n), polysilazane 등의 케미컬(chemical)이 용매로 용해되어 유동성을 갖는 절연물질을 스핀 코팅(spin coating) 방식으로 형성할 수 있다.
SOD막(170)을 형성한 이후에, SOD막(170)을 350 내지 400℃의 온도에서 열처리(annealing)한 후, SOD막에 평탄화 공정을 수행할 수 있다. SOD막(170)은 박막 조직이 성글고 유동성이 좋아 종회비가 높은 트렌치(130) 내부를 보이드와 같은 매립 불량 없이 채울 수 있다.
그런데, SOD막(170)의 경우, 밀도가 매우 낮아 후속 식각 공정 및 세정 과정에서 SOD막(170)이 손실되거나, 후속 이온주입 과정에서 소자분리막 내부로 이온이 침투하여 소자특성이 저하될 수 있다. 이에 따라, SOD막(170)을 일정 두께 정도 제거하여 트렌치(130) 바닥면에 잔류시킨 후, 치밀한 절연막 예컨대, HDP 산화막을 증착하여 소자분리막 내부로 불순물이 유입되는 것을 방지할 수 있다.
도 5를 참조하면, 트렌치(130) 바닥면에 SOD막(170)이 일정 두께 잔류되게 SOD막(170)을 습식식각한다. 습식식각 시, 트렌치(130) 내부에 SOD막(130)이 일정 두께 잔류되게 SOD막(170)을 반도체기판 표면으로부터 1000 내지 1200 Å 정도의 깊이로 식각할 수 있다.
이때, SOD막(170)이 식각되면서 트렌치(130) 내벽에 형성된 라이너질화막(150)이 노출되어, 함께 식각될 수 있다. 그러나, 고밀도로 증착된 라이너질화막은 습식 식각 또는 플라즈마 식각 시 손실량을 최소화시켜 라이너질화막의 두께를 안정적으로 확보할 수 있다.
이에 따라, SOD막(170)이 제거되는 동안 라이너질화막(160)이 손실되는 것을 방지할 수 있다. SOD막(170)이 트렌치(130) 바닥면에 일정 두께 잔류됨에 따라, 후속 HDP 산화막이 트렌치(130) 내부로 유입하는 것이 유리하도록 트렌치(130) 바닥면을 높이를 증가(bottom up)시킬 수 있다.
도 6을 참조하면, 트렌치(130) 바닥면에 채워진 SOD막(170) 상에 HDP 산화막(180)을 형성한다. 구체적으로, 도면에는 상세하게 나타나지 않았지만, HDP 챔버 내부로 증착소스를 공급하여 제1 HDP 산화막을 증착한 후, 식각소스를 공급하여 트렌치 상부 모서리 부분에서 유발된 오버행을 제거한다, 이어서, 챔버 내부로 증착소스를 공급하여 제1 HDP 산화막 상에 제2 HDP 산화막을 형성한다.
이처럼, 증착-식각-증착(DED:Deposition-Etch-Deposition)을 반복적으로 수행하여 트렌치 내부를 채움 불량 없이 HDP 산화막(180)을 형성할 수 있다.
도 7을 참조하면, HDP 산화막(180)을 분리시키는 평탄화공정을 수행하여 반도체기판(100)의 활성영역을 설정하는 소자분리막을 형성한다. 평탄화공정은 예컨 대, 화학기계연마(CMP;Chemical Mechanical Polishing)공정을 이용할 수 있다. 이때, 패드질화막 패턴(도 1의 110)을 화학기계연마 공정의 종료층(stop layer)으로 이용할 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 8은 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성방법을 설명하기 위해 나타내 보인 도면들이다.
도 9는 서로 다른 형성조건에 따라 형성된 라이너질화막의 식각률을 나타내 보인 도면이다.

Claims (7)

  1. 반도체기판 내에 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 반도체기판 상에 710 내지 730℃의 증착 온도 및 0.05 내지 0.1 토르의 증착 압력에서 DCS 가스 및 암모니아 가스를 1: 1.5 내지 1: 3 비율로 공급하여 고밀도 라이너질화막을 형성하는 단계;
    상기 라이너질화막 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 상기 트렌치 내부에 잔류되게 제1 절연막을 식각하는 단계; 및
    상기 제1 절연막 상에 제2 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 반도체소자의 트렌치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 고밀도 라이너질화막을 형성하는 단계 이전에, 상기 트렌치 내벽을 산화시키는 단계를 더 포함하는 반도체소자의 트렌치 소자분리막 형성방법
  3. 제1항에 있어서,
    상기 고밀도 라이너질화막을 형성하는 단계 이후에, 상기 고밀도 라이너질화막 상에 라이너산화막을 형성하는 단계를 더 포함하는 반도체소자의 트렌치 소자분리막 형성방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 고밀도 라이너질화막을 형성하는 단계 이전에,
    상기 트렌치가 형성된 반도체기판을 NH3 가스를 이용하여 플라즈마 질화처리하는 단계를 더 포함하는 반도체소자의 트렌치 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 고밀도 라이너질화막을 형성하는 단계는,
    상기 트렌치가 형성된 반도체기판을 반응 챔버 내부로 로딩하는 단계;
    상기 챔버 내부를 램프 업 하는 단계;
    상기 챔버 내부에 질소가스를 공급하여 질화처리하는 단계:
    상기 챔버 내부를 제1 램프 다운하는 단계;
    상기 챔버 내부에 암모니아 가스 및 DCS 가스를 공급하여 상기 트렌치 내벽에 고밀도라이너질화막을 형성하는 단계;
    상기 챔버 내부를 제2 램프 다운하는 단계; 및
    상기 고밀도라이너질화막이 형성된 반도체기판을 언로딩하는 단계를 포함하는 반도체소자의 트렌치 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 제1 절연막은 SOD(Spin On Dielectric)막으로 형성하고, 상기 제2 절연막은 고밀도플라즈마 산화막으로 형성하는 반도체소자의 트렌치 소자분리막 형성방법.
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