KR20050002045A - 반도체 소자의 갭필 방법 - Google Patents

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Abstract

본 발명은 미세 갭을 보이드없이 충분히 갭필하면서 막 치밀화를 구현할 수 있는 반도체 소자의 갭필 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 갭을 갖는 패턴을 형성하는 단계, 상기 갭을 충분히 채울때까지 상기 패턴 상부에 스핀온법을 이용하여 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 제거하여 상기 갭의 바닥에만 상기 제1절연막을 잔류시키는 단계, 상기 잔류하는 제1절연막의 치밀화를 위한 열처리 단계, 및 상기 치밀화된 제1절연막 상에 상기 갭을 완전히 채우는 두께로 상기 제1절연막보다 상대적으로 치밀한 제2절연막을 형성하는 단계를 포함한다.

Description

반도체 소자의 갭필 방법{METHOD FOR GAPFILLING IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의갭필(Gapfill) 방법에 관한 것이다.
반도체 소자가 고집적화되면서 디자인 룰(design rule)이 점점 작아지고 있다. STI(Shallow Trench Isolation) 형성 및 게이트전극 상에 층간절연막을 증착하는 경우에 있어서 점점 작아지는 CD(Critical Demension)로 인해 구조물의 종횡비(aspect ratio)가 점점 커지고 있다. 이러한 높은 종횡비를 갖는 구조물을 채우기 위한 다양한 갭필(gap-fill) 방법들과 물질들이 제안되고 있다. 특히, 디자인 룰이 0.1㎛ 이하로 작아지면서 갭필 방법의 중요성이 더욱 증대되고 있다.
일반적으로 적용되는 갭필 물질로는 BPSG 또는 HDP 산화막이 이용되고 있으나, 갭필해야할 갭(Gap)의 폭이 감소하면서 미세 갭의 갭필에는 한계가 있다. 예컨대, 갭의 높이가 증가하거나 폭이 줄어들면서 보이드없이 미세한 갭에 절연막을 매립하는데 한계가 있다.
따라서, 최근에는 스핀온법(Spin on)을 이용하여 유동성을 가지는 SOD(Spin On Dielectrice)막을 이용하여 미세 갭을 갭필하는 방법이 제안되었다.
그러나, SOD막의 경우 미세 갭의 갭필 특성이 우수하다는 장점이 있으나, SOD막의 밀도가 매우 낮아 즉, 매우 다공질(porous)이어서 후속 식각 및 세정 공정에서 손실되는 단점이 있고, 이는 반도체 소자의 절연특성 저하를 초래하며, 특히 이온주입공정시 밀도가 낮은 SOD막내로 이온이 침투하여 소자특성을 저하시키는 문제가 있다.
이를 해결하기 위해 SOD막을 갭의 바닥에만 채우고, 후속으로 치밀한 절연막을 다시 증착하는 방식의 갭필 방법이 제안되었다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 갭필 방법을 도시한 공정 단면도로서, 층간절연막의 갭필 방법을 도시하고 있다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성한 후, 반도체 기판(11) 상부에 게이트산화막(13), 폴리실리콘막(14), 텅스텐막(15), 하드마스크질화막(16)의 순서로 적층된 게이트라인을 복수개 형성한다. 이때, 각 게이트라인 사이는 미세한 폭의 갭을 형성하고 있다.
다음으로, 게이트라인 상부에 스페이서막(17)을 증착한 후, 스페이서막(17) 상부에 각 게이트라인간 갭의 바닥에만 채워지는 SOD막(18)을 형성한다.
도 1b에 도시된 바와 같이, SOD막(18) 상부에 각 게이트라인간 갭을 완전히 채우는 두께로 층간절연막(19)을 형성한다. 이때, 층간절연막(19)은 BPSG 또는 HDP 산화막이다.
그러나, 종래 기술은 소자의 집적도가 증가하면서 미세한 갭의 바닥에만 SOG막(18)이 형성되는 것이 아니라 불가피하게 게이트라인 상부에도 SOD막(18)이 형성되므로 바닥에만 SOD막을 형성하는 것이 매우 어렵고(도 1a 참조), 갭의 바닥에 SOG막을 형성할 수 있다고 하더라도 재현성있는 두께 제어가 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 미세 갭을 보이드없이 충분히 갭필하면서 막 치밀화를 구현할 수 있는 반도체 소자의 갭필 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 갭필 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 갭필 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트산화막 24 : 폴리실리콘막
25 : 텅스텐막 26 : 하드마스크 질화막
27 : 스페이서막 28 : SOD막
29 : 층간절연막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 갭필 방법은 반도체 기판 상부에 갭을 갖는 패턴을 형성하는 단계, 상기 갭을 충분히 채울때까지 상기 패턴 상부에 스핀온법을 이용하여 제1절연막을 형성하는 단계, 상기 제1절연막을 선택적으로 제거하여 상기 갭의 바닥에만 상기 제1절연막을 잔류시키는 단계, 상기 잔류하는 제1절연막의 치밀화를 위한 열처리 단계, 및 상기 치밀화된 제1절연막 상에 상기 갭을 완전히 채우는 두께로 상기 제1절연막보다 상대적으로 치밀한 제2절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 갭필 방법을 도시한 공정 단면도로서, 게이트라인간 미세 갭을 갭필하는 방법을 도시하고 있다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 소자분리막(22)을 형성한 후, 반도체 기판(21) 상부에 게이트산화막(23), 폴리실리콘막(24), 텅스텐막(25), 하드마스크질화막(26)의 순서로 적층된 게이트라인을 복수개 형성한다. 이때, 각 게이트라인 사이는 미세한 폭의 갭을 형성하고 있다.
다음으로, 게이트라인 상부에 스페이서막(27)을 증착한다. 이때, 스페이서막(27)은 질화막 또는 산화막을 이용한다.
다음으로, SOD막 도포전에 균질한 SOD막을 얻기 위해 표면처리 공정을 진행한다. 이때, 표면처리 공정은 플라즈마 처리 또는 습식세정처리를 이용한다. 예를 들어, 플라즈마 처리시 산소(O2) 플라즈마, 오존(O3) 플라즈마 또는 산화질소(N2O) 플라즈마를 이용하고, 습식세정처리시 황산(H2SO4), 과수(H2O2), 물(H2O)을 포함한 피라나(Piranha) 세정 또는 암모니아(NH4), 과수(H2O2), 물(H2O)을 포함한 SC-1 세정을 이용한다.
다음으로, 각 게이트라인간 갭을 채울때까지 스페이서막(27)을 포함한 게이트라인 상부에 SOD막(28)을 도포한다.
이때, SOD막(28)은 퍼히드로폴리실라잔(perhydropolysilazane, (SiH2NH)n), HSQ(Hydrogen SilsesQuioxane) 또는 MSQ(Methyl SilsesQuioxane)를 이용한다. 그리고, SOD막(28)은 게이트라인의 최상부층인 하드마스크질화막(26) 바로 위로부터 6000Å까지 되는 두께로 도포된다.
SOD막(28) 도포후에 베이킹(Baking) 및 큐어링(Curing) 공정을 진행한다. 이때, 베이크 공정은 SOD막(28)내 솔벤트 등의 용매를 제거하기 위한 과정으로서 50℃∼350℃의 온도로 진행하고, 큐어링 공정은 SOD막(28)을 경화시키는 과정으로서 350℃∼500℃의 온도로 진행한다.
도 2b에 도시된 바와 같이, SOD막(28)을 부분적으로 제거하여 갭의 바닥에만 잔류시킨다. 이하, 잔류하는 SOD막(28)을 도면부호 '28a'로 지칭한다.
이때, SOD막(28a)을 일부 잔류시키는 방법은 건식식각법과 습식식각법을 이용하는데, 습식식각시 습식에천트(Wet etchant)는 HF를 포함한 BHF(Buffered Hydro Fluoric acid)를 이용한다. 예컨대, BHF(NH4F:HF)에서 NH4F의 함량은 0∼50wt%로 한다. 그리고, 일부분이 제거되고 잔류하는 SOD막(28a)의 두께는 300Å∼3000Å이다.
전술한 바와 같이, SOD막(28a)을 일부 제거하여 갭의 바닥에만 잔류시키므로써 갭필해야할 갭의 깊이를 낮춘다. 아울러, 후속 치밀화가 되어야할 SOD막(28a)의 두께를 얇게 하므로써 막전체의 치밀화가 용이하다. 즉, SOD막(28a)의 특성상 치밀화 열처리시 표면부터 치밀화가 진행되므로 두께가 두꺼운 경우에는 바닥부분에서는 치밀화가 미흡한 문제가 있으므로, SOD막(28a)의 두께를 얇게 하면 치밀화가 더욱 용이해지는 것이다.
도 2c에 도시된 바와 같이, 잔류하는 SOD막(28a)의 치밀화를 위해 열처리를 진행한다. 이때, 열처리 온도는 350℃∼800℃이고, 분위기는 0%∼100%의 O2분위기, 0g/min∼1g/min의 H2O 분위기 또는 0%∼100%의 H2분위기로 한다.
전술한 바와 같이, 주로 습식분위기에서 열처리를 진행하는 이유는, SOD막(28a) 자체에 존재하는 보이드를 제거해주기 위한 것이다. 즉, SOD막(28a)내에 존재하는 미세한 보이드가 후속 세정공정을 거치면서 크기가 증가되어 소자불량을 초래하는 원인이 되기때문에 제거해주어야 한다. 이를 위해 습식분위기에서 적어도 1회 이상 열처리를 실시하여 SOD막(28a)을 최대한 산화물로 전이시키는 것이다.
도 2d에 도시된 바와 같이, 치밀화된 SOD막(28) 상부에 각 게이트라인간 갭을 완전히 채우는 두께로 층간절연막(29)을 형성한다.
이때, 미리 SOD막(28a)을 갭의 바닥에 형성하여 갭의 종횡비(aspect ratio)를 현저히 낮춘 상태에서 증착하므로, 보이드없이 층간절연막(29)을 갭필할 수 있다.
한편, 층간절연막(29)은 BPSG, HDP 산화막으로, 이러한 층간절연막(29)은 SOD막(28a)보다 더 치밀한 막들이다. 한편, 층간절연막(29)으로 SOD막을 이용할 수도 있는데, 이때에는 후속 치밀화를 위한 열처리 공정이 수반되어야 한다.
전술한 바에 따르면, 본 발명은 갭을 채우는 절연막으로 SOD막(28a)을 먼저 형성한 후 층간절연막(29)을 형성하므로써 갭을 보이드없이 채울 수 있고, SOD막(28a)으로 갭의 일부를 채우므로써 갭의 깊이가 증가하여도 충분히 갭을 채울 수 있으며, 갭을 채우는 절연막 특히, 갭의 상부를 채우는 층간절연막(29)이 매우 치밀하기 때문에 절연특성이 향상된다.
위 실시예에서는 게이트라인간 갭을 채우는 층간절연막 갭필 방법에 대해 설명하였으나, 본 발명은 트렌치 구조의 소자분리막 형성 방법에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 갭을 SOD막을 이용하여 보이드없이 채울 수 있으므로 소자의 신뢰성을 증가시킬 수 있는 효과가 있다.
또한, 갭의 깊이를 증가시키거나 감소시킬 수 있으므로 소자의 집적도를 향상시킬 수 있는 효과가 있다.
또한, 저온 공정이 가능한 SOD막을 이용하여 갭을 채우므로 열적 부담을 감소시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판 상부에 갭을 갖는 패턴을 형성하는 단계;
    상기 갭을 충분히 채울때까지 상기 패턴 상부에 스핀온법을 이용하여 제1절연막을 형성하는 단계;
    상기 제1절연막을 선택적으로 제거하여 상기 갭의 바닥에만 상기 제1절연막을 잔류시키는 단계;
    상기 잔류하는 제1절연막의 치밀화를 위한 열처리 단계; 및
    상기 치밀화된 제1절연막 상에 상기 갭을 완전히 채우는 두께로 상기 제1절연막보다 상대적으로 치밀한 제2절연막을 형성하는 단계
    를 포함하는 반도체 소자의 갭필 방법.
  2. 제1항에 있어서,
    상기 제1절연막을 형성하기 전에,
    균질한 상기 제1절연막을 얻기 위해 상기 패턴의 표면을 처리하는 표면처리단계를 더 포함하는 반도체 소자의 갭필 방법.
  3. 제2항에 있어서,
    상기 표면처리 단계는,
    플라즈마처리 또는 습식세정처리를 이용하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
  4. 제3항에 있어서,
    상기 플라즈마처리는, 산소(O2) 플라즈마, 오존(O3) 플라즈마 또는 산화질소(N2O) 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
  5. 제3항에 있어서,
    상기 습식세정처리는, 황산(H2SO4), 과수(H2O2), 물(H2O)을 포함한 피라나 세정 또는 암모니아(NH4), 과수(H2O2), 물(H2O)을 포함한 SC-1 세정을 이용하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
  6. 제1항에 있어서,
    상기 갭의 바닥에만 상기 제1절연막을 잔류시키는 단계는,
    건식식각 또는 습식식각을 이용하는 것을 특징으로 하는 반도체 소자의 갭필방법.
  7. 제6항에 있어서,
    상기 잔류시킨 제1절연막의 두께는 300Å∼3000Å인 것을 특징으로 하는 반도체 소자의 갭필 방법.
  8. 제1항에 있어서,
    상기 열처리 단계는,
    350℃∼800℃의 열처리온도에서 0%∼100%의 O2분위기, 0g/min∼1g/min의 H2O 분위기 또는 0%∼100%의 H2분위기로 진행하는 것을 특징으로 하는 반도체 소자의 갭필 방법.
  9. 제1항에 있어서,
    상기 제2절연막은 BPSG 또는 HDP 산화막인 것을 특징으로 하는 반도체 소자의 갭필 방법.
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