KR0165462B1 - 트렌치 소자 분리 방법 - Google Patents

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Abstract

낮은 유전상수를 갖는 SOG(Spin on Glass) 계통의 유전막을 사용하여 트렌치를 필링(Filling)시키는 트렌치 소자분리 방법이 개시된다.
본 발명은 반도체기판을 소정깊이로 식각하여 다양한 폭을 갖는 트렌치들을 형성하는 단계와, 상기 결과물 상에 제1절연막으로서 저유전율을 갖는 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 침적하는 단계와, 상기 제1절연막을 고온에서 열처리하는 단계와, 상기 열처리된 제1절연막을 에치-백하는 단계와, 상기 결과물 상에 제2절연막을 침적하는 단계, 및 화학기계적 폴리싱(chemical mechanical polishing; CMP) 방법으로 상기 제2절연막을 평탄화시키는 단계를 포함하여 트렌치를 필링시키는 것을 특징으로 한다.

Description

트렌치 소자분리(Trench Isolation) 방법
제1도 내지 제4도는 본 발명에 의한 트렌치 소자분리 방법을 각 단계별로 순차적으로 도시한 공정단면도이다.
제5도는 트렌치 폭에 따른 매립 절연막의 열처리 상태를 전자주사 현미경(SEM)으로 관측한 단면 사진이다.
본 발명은 반도체 장치의 트렌치 소자분리 방법에 관한 것으로서, 보다 상세하게는 낮은 유전상수를 갖는 유전막을 사용하여 트렌치를 필링(Filling)시키는 트렌치 소자분리 방법에 관한 것이다.
일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은 측면산화에 의한 버즈비크(Bird's beak) 현상, 열공정으로 유발되는 버퍼층 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체장치의 전기적 특성향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS방법의 문제점을 개선하기 위한 방법의 하나로 반도체기판을 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립하여 소자분리층을 형성하는 쉘로우 트렌치 분리(Shallow Trench Isolation; 이하 STI라 칭함) 방법이 제안되었다.
이 STI방법은 소자분리막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있으며, 기술적으로 STI의 깊이를 조절함으로써 1G DRAM급 이상의 고집적화에 필요한 0.2㎛ 이하의 폭을 갖는 소자분리층 즉, 트렌치의 형성이 가능하게 되었다.
통상적인 트렌치 소자분리법은, 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계, 절연막을 침적하는 단계, 및 상기 절연막을 에치백(etch-back)하여 트렌치의 내부를 절연막으로 필링(filling)시키는 단계로 이루어진다.
상기 트렌치 소자분리법의 고질적인 문제점은, 트렌치의 폭이 좁아질수록 보이드(void)의 형성이 유발된다는 것이다. 이와 같은 보이드는 후속 게이트라인 형성공정시 게이트가 식각되지 않게 하거나 소자분리영역의 중간부위에 잔류하여 소자의 브리지(bridge) 및 미립자(particle)로 작용하여 불량율이 증가한다.
보이드의 형성을 방지하기 위한 방법으로, 먼저 트렌치를 필링시킬 물질의 선택이 중요하며 현재는 USG(undoped silicate glass) 및 HTO(high temperature oxide) 등의 막질이 사용되고 있으나 상술한 바와 같은 보이드 현상은 잔존하게 된다.
최근에는 이러한 보이드 현상을 방지하기 위해, SOG(Spin on Glass)를 이용하는 방법이 널리 사용되고 있으나, 일반적인 SOG막은 고온 열처리시 크랙(crack)이 발생하는 문제를 갖고 있다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하기 위한 것으로, 저유전막을 이용하여 서로 다른 폭을 갖는 트렌치를 기생 캐패시턴스를 줄이면서 보이드 없이 용이하게 필링시킬 수 있는 반도체장치의 소자분리방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판을 소정깊이로 식각하여 다양한 폭을 갖는 트렌치들을 형성하는 단계와, 상기 결과물 상에 제1절연막으로서 저유전율을 갖는 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 침적하는 단계와, 상기 제1절연막을 고온에서 열처리하는 단계와, 상기 열처리된 제1절연막을 에치-백하는 단계와, 상기 결과물 상에 제2절연막을 침적하는 단계, 및 화학기계적 폴리싱(chemical mechanical polishing; CMP) 방법으로 상기 제2절연막을 평탄화시키는 단계를 포함하여 트렌치를 필링시키는 것을 특징으로 한다.
바람직하게, 상기 제1절연막의 열처리 공정은 500℃ 이상의 온도에서 수행하는 것을 특징으로 한다.
또한, 상기 제1절연막의 에치-백 공정은 트렌치의 폭에 따라 선택적으로 식각될 수 있도록 습식(Wet) 식각을 사용하는 것이 바람직하다.
또한, 상기 제1절연막을 침적하는 단계 전에, 상기 트렌치 측벽의 손상을 보상(cure)하기 위하여, 열 산화공정을 부가하는 것이 바람직하다.
바람직하게, 상기 제2절연막은 단차 도포성이 우수한 O3-TEOS, PE-TEOS 및 고온산화막(HTO)중의 어느 하나로 이루어진 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 새로 개발된 SOG의 일종인 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 이용하여 다단계로 트렌치를 필링함으로써, 보이드나 크랙의 형성을 방지함과 아울러 기생 캐패시턴스를 감소시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제1도 내지 제4도는 본 발명에 의한 반도체장치의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
제1도는 트렌치(27)를 형성하는 단계를 도시한다.
반도체기판(21) 상에 수십 ~200Å정도의 패드산화막(23) 및 1000 ~ 3000Å정도의 두께를 갖는 질화막(25)을 차례로 침적한 후, 통상의 사진식각 공정으로 상기 질화막(25) 및 패드산화막(23)을 식각하여 활성영역을 정의한다.
이어서, 상기 질화막(25)을 식각마스크로 하여 반도체 기판(21)을 소정 깊이로 건식식각함으로써 다양한 폭을 갖는 트렌치(27)들을 형성한다.
이때, 상기 결과물 상에 열산화공정을 실시하여 상기 트렌치(27)의 측벽 상에 산화막 스페이서(도시 안됨)를 형성할 수 있다. 상기 산화막 스페이서는 트렌치(27) 측벽의 손상(damage)을 큐어(cure)하고, 후속의 질화막(25) 및 패드산화막(23)의 제거공정시 상기 트렌치(27)를 보호하는 역할을 한다.
또한, 상기 질화막(25) 위에 HTO(High Temperature Oxide)와 같은 절연막을 다층으로 증착할 수 있다. 이러한 다층 절연막은 후속의 트렌치 식각시 마스크 역할을 한다.
제2도는 상기 결과물 상에 제1절연막(30)으로서 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 1차로 침적한 후, 약 500℃이상의 고온에서 열처리하는 단계를 나타낸다.
제1절연막(30)인 Hydrogen Silsesquioxane은 약 400℃의 어닐링 온도에서는 막중에 Si-H본드를 가지고 있고 약 3.0 정도의 낮은 유전율을 갖는 유전막이다. 이것을 약 500℃ 이상의 고온에서 어닐링하면 막중의 Si-H본드가 사라지면서 SiO2막이 되는 특성을 갖는다.
따라서, 상기 Hydrogen Silsesquioxane을 500℃ 이상의 고온에서 어닐링을 실시하면, 제5도의 SEM(Scanning Electron Microscope) 단면 사진에서 쉽게 알 수 있는 바와 같이, 트렌치 폭이 넓은 부분에서는 열처리가 되고 트렌치 폭이 좁은 부분에서는 열처리가 안되기 때문에 후속의 습식 식각시 식각률(etch rate)이 다르게 된다.
제3도의 에치-백 공정 후의 단면구조를 나타낸다.
전술한 바와 같이, 폭이 좁은 트렌치에서는 식각율이 크기 때문에 제1절연막(30a)이 많이 식각되고, 폭이 1.5㎛ 이상인 트렌치 부위의 제1절연막(30b)은 적게 식각된다.
따라서, 매우 좁은 폭을 갖는 트렌치에서 발생되는 보이드를 방지할 수 있으며, 또한 저유전막으로 트렌치가 매립도므로 기생 캐패시턴스를 감소시킬 수 있다.
본 공정의 에치-백 공정은 트렌치의 폭에 따라 1차로 필링된 제1절연막이 선택적으로 식각될 수 있도록 습식(Wet) 식각을 사용하는 것이 보다 바람직하다.
제4도는 제2절연막(40)을 침적한 후 평탄화하는 2차 필링 단계를 도시한다.
상기 결과물 사에 제2절연막(40)으로서 단차 도포성이 우수한 O3-TEOS, PE-TEOS또는 고온산화막(HTO)을 필링한 후, 상기 질화막(25)을 연마 중지막으로 이용하여 CMP(Chemical Mechanical Polishing) 방법으로 평탄화한다. 이때 상기 CMP 방법을 과도하게 실시할 수도 있고, CMP 방법을 실시한 후에 에치백 방법을 더 실시할 수도 있다.
최종적으로, 상기 질화막(25) 및 패드산화막(23)을 제거함으로써, 그 내부가 Hydrogen Silsesquioxane 유전막으로 이루어진 제1절연막(30)과 단차 도포성이 우수한 O3-TEOS, PE-TEOS또는 고온산화막(HTO)으로 이루어진 제2절연막(40)으로 필링된 트렌치 소자분리 구조를 완성한다.
이상 설명한 바와 같이 본 발명에 따른 반도체장치의 소자분리방법에 의하면, 낮은 유전율과 열처리에 따라 상이한 식각율을 갖는 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 이용하여 다단계로 트렌티를 필링함으로써, 보이드나 크랙의 형성을 방지함과 아울러 기생 캐패시턴스를 감소시킬 수 있는 효과를 발휘한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (5)

  1. 리필드(refilled) 트렌치 분리구조를 갖는 반도체 장치의 제조방법에 있어서, 반도체기판을 소정깊이로 식각하여 다양한 폭을 갖는 트렌치들을 형성하는 단계; 상기 결과물 상에 제1절연막으로서 저유전율을 갖는 하이드로젠 실세스퀴옥산(Hydrogen Silsesquioxane)을 침적하는 단계; 상기 제1절연막을 고온에서 열처리하는 단계; 상기 열처리된 제1절연막을 에치-백하는 단계; 상기 결과물 상에 제2절연막을 침적하는 단계; 및 화학기계적 폴리싱(chemical mechanical polishing; CMP) 방법으로 상기 제2절연막을 평탄화시키는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  2. 제1항에 있어서, 상기 제1절연막의 열처리 공정은 500℃ 이상의 온도에서 수행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제1항에 있어서, 상기 제1절연막의 에치-백 공정은 트렌치의 폭에 따라 선택적으로 식각될 수 있도록 습식(Wet) 식각을 사용하는 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제1항에 있어서, 상기 제1절연막을 침적하는 단계 전에, 상기 트렌치 측벽의 손상을 보상(cure)하기 위하여, 열 산화공정을 부가하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제1항에 있어서, 상기 제2절연막은 단차 도포성이 우수한 O3-TEOS, PE-TEOS및 고온산화막(HTO)중의 어느 하나로 이루어진 것을 특징으로 하는 트랜치 소자분리 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010084524A (ko) * 2000-02-26 2001-09-06 박종섭 반도체소자의 격리영역 형성방법
KR20020050664A (ko) * 2000-12-21 2002-06-27 박종섭 반도체장치의 소자격리방법
KR100559033B1 (ko) * 1999-12-24 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
US7208391B2 (en) 2000-01-20 2007-04-24 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device that includes forming an isolation trench around active regions and filling the trench with two insulating films

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
KR100808377B1 (ko) * 2001-12-27 2008-02-27 동부일렉트로닉스 주식회사 반도체 소자 제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559033B1 (ko) * 1999-12-24 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
US7208391B2 (en) 2000-01-20 2007-04-24 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device that includes forming an isolation trench around active regions and filling the trench with two insulating films
KR100716075B1 (ko) * 2000-01-20 2007-05-08 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
KR100719015B1 (ko) * 2000-01-20 2007-05-16 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
KR100719429B1 (ko) * 2000-01-20 2007-05-18 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
KR20010084524A (ko) * 2000-02-26 2001-09-06 박종섭 반도체소자의 격리영역 형성방법
KR20020050664A (ko) * 2000-12-21 2002-06-27 박종섭 반도체장치의 소자격리방법
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법

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