KR0183738B1 - 반도체장치의 소자분리방법 - Google Patents

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Abstract

신규한 반도체장치의 소자분리방법이 개시되어 있다. 반도체기판을 소정깊이로 식각하여 트렌치를 형성한 후, 트렌치 내부에 스페이서막을 형성한다. 이어서 반도체 기판의 전면에 제1 절연막으로서 PSG막을 침적한다. 1000℃ 이상의 고온에서 열처리를 실시하여 PSG막을 리플로우시킨 후, 결과물 상에 제2 절연막을 침적한다. 화학기계폴리싱(CMP) 방법으로 제2 절연막을 식각하여 트렌치를 필링시킨다. 고온 열처리로 PSG막을 리플로우시킴으로써, 트렌치의 단차를 감소시켜 보이드의 형성을 방지할 수 있다.

Description

반도체장치의 소자분리방법
제1도는 종래의 트랜치 소자분리방법을 설명하기 위한 단면도.
제2a도 내지 제2e도는 본 발명에 의한 반도체장치의 소자분리방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 패드산화막
14 : 질화막 16 : 트렌치
18 : 측벽 스페이서 20 : PSG막
22 : 제2 절연막
본 발명은 반도체장치의 소자분리방법에 관한 것으로, 특히 트렌치(trench) 기술을 사용하는 반도체장치의 소자분리방법에 관한 것이다.
반도체 회로에서는 반도체기판 상에 형성된 트랜지스터, 다이오드 및 저항등의 여러 가지 소자들을 전기적으로 분리하는 것이 필요하다. 이러한 소자 분리 방법은, 통상적으로 실리콘의 부분산화법(LOCal Oxidation of Silicon; 이하 LOCOS 공정이라 한다)이 가장 많이 사용되고 있다.
상기 LOCOS 공정은, 실리콘기판 상에 패드산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘기판을 선택적으로 산화시켜 소자분리막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 공정에 의하면, 실리콘기판의 선택산화시 마스크로 사용되는 질화막 하부에서 패드산화막의 측면으로 산소가 침투하면서 소자분리막의 끝부분에 버즈 비트(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 소자분리막이 버즈비크의 길이만큼 활성영역으로 확장되기 때문에, 채널길이가 짧아짐에 따라 문턱전압(threshold voltage)이 증가하는 협채널 효과(narrow channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 또한, 반도체장치가 고집적됨에 따라 메모리셀의 피치가 줄어들게 되는데, 상기한 LOCOS 공정을 사용하게 되면 활성영역 양면의 소자분리막이 붙어버림으로써 활성영역의 폭이 확보되지 않는 현상이 발생할 수도 있다. 따라서, LOCOS 공정을 고집적 반도체장치의 제조공정에 적용하기가 어렵다.
이러한 LOCOS 공정의 대안책으로서 리필드 트랜치(refilled trench) 구조의 적용이 활발해지고 있다. 제1도는 종래의 트랜치 소자분리방법을 설명하기 위한 단면도로서, 통상적인 트렌치 소자분리법은, 반도체기판(200)을 소정깊이로 식각하여 트렌치(102)를 형성하는 단계, 절연막(150)을 침적하는 단계, 및 상기 절연막을 에치백(etch-back)하여 트렌치의 내부를 절연막으로 필링(filling)시키는 단계로 이루어진다.
상기 트렌치 소자분리법의 고질적인 문제점은, 트렌치의 폭이 좁아질수록 보이드(void; 제1도의 참조부호 200)의 형성이 유발된다는 것이다. 이와 같은 보이드는 후속 게이트라인 형성공정시 게이트가 식각되지 않게 하거나 소자분리영역의 중간부위에 잔류하여 소자의 브리지(bridge) 및 미립자(particle)로 작용하여 불량율이 증가한다. 보이드의 형성을 방지하기 위한 방법으로, 먼저 트렌치를 필링시킬 물질의 선택이 중요하며 현재는 USG(undoped silicate glass) 및 HTO(high temperature oxide) 등의 막질이 사용되고 있으나 상술한 바와 같은 보이드 현상은 잔존하게 된다.
최근에는 이러한 보이드 현상을 방지하기 위해, 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 방법을 이용하여 단차를 낮추고 보이드없는 필링을 하는 방법과, 서로 다른 얇은 막질을 차례로 침적한 후 필링시키는 방법과, 보이드가 형성되는 부분에 단차 도포성이 높은 물질을 침적하고 식각율의 차이를 이용하여 보이드 부위를 필링시키는 방법 등이 사용되고 있다. 특히, 다층의 절연막들을 차례로 침적한 후 필링시키는 방법이 많이 사용되고 있으나, 이 방법 역시 다음과 같은 문제점들을 갖는다.
① 트렌치의 형성후 필링시킬 막질의 단차 도포성(step coverage)이 불량하여 보이드가 형성된다.
② 필링시킬 막질을 침적할 때 보이드가 형성되지 않더라도 후속의 소자분리용 버퍼층을 습식식각할 때 식각율이 빨라 보이드가 재형성된다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점을 해결하기 위한 것으로, 리필드 트렌치 소자분리구조에서 보이드를 용이하게 제거할 수 있는 반도체장치의 소자분리방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 질화막이 형성된 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 스페이서를 형성하는 단계; 상기 결과물 상에 제1 절연막으로서 PSG(phosphosilicate glass)막을 침적하는 단계; 1000℃ 이상의 고온에서 열처리를 실시하여 상기 PSG막을 리플로우(reflow)시키는 단계; 상기 결과물 상에 제2 절연막을 침적하는 단계; 및 화학기계폴리싱(chemical mechanical polishing; CMP) 방법으로 상기 제2 절연막을 식각하여 상기 트렌치를 필링시키는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공한다.
상기 PSG막은 상기 트렌치 폭의 1/2보다 작은 두께로 형성하는 것이 바람직하다.
상기 고온 열처리의 온도는 100℃~1200℃의 범위 내에 있는 것이 바람직하다.
상기 제2 절연막을 침적하는 단계 전에, 상기 트렌치를 제외한 반도체기판 상에 잔류하고 있는 상기 PSG막을 에치백 방법으로 제거하는 단계를 더 구비할 수 있다.
상기 CMP 방법을 과도하게 실시할 수도 있고, CMP 방법을 실시한 후 에치백 방법을 더 실시할 수도 있다.
상기 제2 절연막은 USG막으로 형성하는 것이 바람직하다.
본 발명에 의하면, 고온 열처리에 의해 PSG막을 리플로우시켜 트렌치의 단차를 없앤 후 다른 절연막을 침적함으로써, 보이드의 형성을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제2a도 내지 제2e도는 본 발명에 의한 반도체장치의 소자분리방법을 설명하기 위한 단면도들이다.
제2a도는 트렌치(16)를 형성하는 단계를 도시한다. 반도체기판(10) 상에 패드산화막(12) 및 질화막(14)을 차례로 침적한 후, 통상의 사진식각 공정으로 상기 질화막(14) 및 패드산화막(12)을 식각하여 활성영역을 정의한다. 이어서, 상기 질화막(14)을 식각마스크로 하여 반도체기판(10)을 소정깊이로 건식식각함으로써 트렌치(16)를 형성한다. 다음에, 상기 결과물 상에 열산화공정을 실시하여 상기 트렌치(16)의 측벽 상에 산화막 스페이서(18)를 형성한다. 상기 산화막 스페이서(18)는 트렌치(16) 측벽의 손상(damage)을 큐어(cure)하고, 후속의 질화막(14) 및 패드산화막(12)의 제거공정시 상기 트렌치(16)를 보호하는 역할을 한다.
제2b도는 상기 결과물 상에 제1 절연막으로서 PSG막(20)을 침적하는 단계를 도시한다. 상기 PSG막(20)은 상기 트렌치(16)가 필링되지 않을 정도의 두께, 즉 트렌치(16) 폭의 1/2보다 작은 두깨로 형성한다. 본 발명에서는 상기 제1 절연막으로 BPSG(borophosphosilicate glass) 또는 BSG(borosilicate glass)를 사용하지 않았는데, 이는 후속 열처리 사이클에 따라 보론이 상기 트렌치(16) 측벽의 산화막 스페이서(18)를 침투하여 반도체기판(10)을 도우핑시키기 때문이다. PSG막(20) 내에 포함되어 있는 인(P')의 성분은 고온 열처리에도 트렌치(16) 측벽의 산화막 스페이서(18)가 충분한 블록킹을 하기 때문에 반도체기판(10)을 도우핑시키지 않는다.
제2c도는 통상의 확산로에서 질소(N2) 분위기, 1000℃∼1200℃의 온도에서 일정시간 동안 어닐링을 실시하여 상기 PSG막(20)을 리플로우시키는 단계를 도시한다. 상기한 PSG막(20)의 리플로우에 의해 트렌치(16)의 단차가 감소되고, 트렌치(16) 프로파일의 기울기가 개선된다.
제2d도는 제2 절연막(22)을 형성하는 단계를 도시한다. 상기 결과물 상에 제2 절연막(22)으로서 USG막을 침적하고 평탄화시킨 후, CMP 방법으로 상기 질화막(14) 지점까지 제2 절연막(22)을 폴리싱한다. 이때, 상기 CMP 방법을 과도하게 실시할 수도 있고, CMP 방법을 실시한 후 에치백 방법을 더 실시할 수도 있다. 여기서, 상기 제2 절연막(22)을 침적하기 전에, 상기 질화막(14) 상의 PSG막(20)을 그대로 잔류시킬 수도 있고, 에치백 방법으로 제거할 수도 있다. 특히, 질화막(14) 상의 PSG막(20)을 잔류시키는 것이 공정 마진을 증가시킨다.
제2e도는 상기 질화막(14) 및 패드산화막(12)을 제거함으로써, 그 내부가 USG막으로 이루어진 제2 절연막(22)과 PSG막으로 이루어진 제1 절연막(20)으로 필링된 트렌치 소자분리구조를 완성하는 단계를 도시한다.
따라서, 상술한 바와 같이 본 발명에 따른 반도체장치의 소자분리방법에 의하면, 고온 열처리에 의해 PSG막을 리플로우시켜 트렌치의 단차를 없앤 후 또다른 절연막을 침적함으로써, 보이드의 형성을 방지할 수 있다. 또한, 트렌치를 형성한 후 내부에 스페이서를 형성함으로써 트렌치 측벽 손상을 큐어(cure)하고, 후속공정에서 제1 절연막인 PSG막에 의해 반도체 기판에 불순물이 도핑되는 것을 방지할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (7)

  1. 질화막이 적층된 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 스페이서를 형성하는 단계; 상기 결과물 상에 제1 절연막으로서 PSG막을 침적하는 단계; 1000℃ 이상의 고온에서 열처리를 실시하여 상기 PSG막을 리플로우시키는 단계; 상기 결과물 상에 제2 절연막을 침적하는 단계; 및 화학기계폴리싱(CMP) 방법으로 상기 제2 절연막을 식각하여 상기 트렌치를 필링시키는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  2. 제1항에 있어서, 상기 PSG막은 상기 트렌치 폭의 1/2보다 작은 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  3. 제1항에 있어서, 상기 고온 열처리의 온도는 1000℃∼1200℃의 범위 내에 있는 것을 특징으로 하는 반도체장치의 소자분리방법.
  4. 제1항에 있어서, 상기 제2 절연막을 침적하는 단계 전에, 상기 트렌치를 제외한 반도체기판 상에 잔류하고 있는 상기 PSG막을 에치백 방법으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  5. 제1항에 있어서, 상기 CMP 방법을 과도하게 실시하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  6. 제1항에 있어서, 상기 CMP 방법을 실시한 후 에치백 방법을 더 실시하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  7. 제1항에 있어서, 상기 제2 절연막은 USG막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
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