KR100818711B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치에 의한 노출면 상에 제1 라이너질화막을 형성하는 단계; 트렌치 바닥면, 측면 및 상부를 일부 매립하는 제1 HDP 산화막을 형성하는 단계; 반도체 기판 상에 불산(HF) 용액을 공급하여 제1 HDP 산화막 형성시 발생된 오버행을 식각하는 단계; 제1 HDP 산화막 위에 제2 라이너 질화막을 형성하는 단계; 트렌치를 매립하는 제2 HDP 산화막을 형성하면서 제1 HDP 산화막 위에 형성된 제2 라이너 질화막을 제거하는 단계; 및 제2 HDP 산화막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함한다.
라이너 질화막, HDP 산화막, 프리히팅

Description

반도체 소자의 소자분리막 형성방법{Method for fabricating isolation layer in semiconductor device}
도 1은 종래 기술에서 트렌치 소자분리막에 발생한 문제점을 설명하기 위해 나타내보인 셈(SEM) 사진이다.
도 2 내지 도 11은 본 발명에 실시예 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 소자분리막을 형성하는 과정에서 라이너 질화막의 어택을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access memory)소자가 고집적화되면서 패턴이 미세화됨에 따라 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치 소자분리막(STI; Shallow Trench Isolation)의 중요성이 더욱 더 커지고 있다. 트렌치 소자분리막은 디램 소자에서의 소자 특성, 예를 들어 데이터 유지 시간(Data retention time)에 영향을 미치는 것으로 알려져 있다. 특히, 디램 소자의 리프레시 특성을 향상시키기 위해서 트렌치 소자분리막에 라이너질화막을 적용하고 있다.
트렌치 소자분리막을 형성하는 공정은, 반도체 기판 내에 소정 깊이만큼 트렌치를 형성하고, 트렌치 측벽에 버퍼막, 라이너질화막 및 라이너산화막을 형성한 다음에 트렌치를 매립하는 절연막을 증착하는 단계로 이해될 수 있다.
한편, 트렌치를 매립하는 절연막은, 갭필(gap-fill) 특성을 향상시키기 위해 증착-식각-증착(DED; Deposition-etch-deposition) 공정을 반복하는 방법을 이용하고 있다. 증착 및 식각 공정을 반복하는 방법은, 폭이 좁은 트렌치 내에 절연막을 증착하는 과정에서 트렌치 상부에 발생하는 오버행(overhang)을 식각 공정을 통해 제거하여 트렌치의 갭필 특성을 증가시킬 수 있다. 그러나 증착 및 식각을 반복하는 방법 또한, 크기가 점점 더 축소되고, 이에 따라 갭필 마진이 줄어드는 트렌치를 매립하는데 한계를 나타내고 있다.
도 1은 종래 기술에서 트렌치 소자분리막에 발생한 문제점을 설명하기 위해 나타내보인 셈(SEM) 사진이다.
도 1을 참조하면, 절연막을 증착한 다음 오버행을 제거하기 위해 진행하는 식각 공정에서, 식각 공정에 의해 노출된 부분의 라이너 질화막이 식각 용액에 의해 침범(attck, A)된 것을 알 수 있다. 이와 같이 라이너 질화막이 침범되면 핀 홀(pin hole)과 같은 결함이 발생하고, 막질 자체가 성글게(loose) 변화할 수 있다.
막질이 성글게 변화한 라이너 질화막은 후속 공정에서 진행하는 산화 공정 (oxidation)에서 산화 소스(oxidant source)로부터 반도체 기판을 완전히 보호할 수 없다. 이에 따라 반도체 기판이 산화 소스에 의해 추가로 산화되는 부분이 발생된다. 이렇게 산화된 부분은 소자를 제조하는 공정 과정에서 스트레스를 유발하여 결국 누설 전류가 발생하는 원인이 되고, 이에 따라 데이터 유지 시간이 감소한다. 또한, 막질이 성글게 변화한 라이너 질화막은 이후 진행되는 열 공정(thermal process)에서 활성 영역 내의 불순물이 외부 유출되어 소자분리막 내로 확산(diffusion)될 수 있다. 이와 같이 불순물이 소자분리막 내로 확산되면, 셀 문턱전압(Vth; Threshold voltage)이 변화하면서 트랜지스터의 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자분리막을 형성하는 과정에서 라이너 질화막이 침범되어 발생하는 결함을 방지하여 트랜지스터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치에 의한 노출면 상에 제1 라이너 질화막을 형성하는 단계; 상기 트렌치를 일부 매립하면서 상기 트렌치 측면의 제1 라이너 질화막을 노출시키는 제1 HDP 산화막을 형성하는 단계; 상기 제1 HDP 산화막 및 상기 노출된 제1 라이너 질화막 위에 제2 라이너 질화막을 형성하는 단계; 상기 제1 HDP 산화막 표면의 제2 라이너 질화막을 제거하는 단계; 상기 트렌치를 매립하는 제2 HDP 산화막을 형성하는 단계; 및 상기 제2 HDP 산화막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함하는하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 HDP 산화막을 형성하는 단계 이전에 프리히팅을 수행하는 단계를 더 포함할 수 있다.
상기 프리히팅을 수행하는 단계는, 아르곤(Ar)을 포함하는 불활성 기체를 공급하여 진행하는 제1 프리히팅을 수행하는 단계; 및 산소(O2) 가스를 공급하여 진행하는 제2 프리히팅을 수행하는 단계를 포함하는 것이 바람직하다.
상기 제1 HDP 산화막을 형성하는 단계는, 상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩하는 단계; 상기 트렌치 상에 라이너 고밀도 플라즈마 산화막을 증착하는 제1 단계; 상기 챔버 내에 증착 소스를 공급하여 벌크 HDP 산화막을 형성하는 제2 단계; 상기 챔버 내에 식각 소스를 공급하여 상기 벌크 HDP 산화막 형성시 발생하는 오버행을 식각하는 제3 단계; 및 상기 제1 단계 내지 제3 단계를 반복 수행하여 상기 트렌치 내를 일부 채우는 제1 HDP 산화막을 형성하는 단계를 포함하는 것이 바람직하다.
제2 라이너 질화막을 형성하는 단계는, 상기 반도체 기판을 암모니아(NH3) 가스 분위기에서 어닐링하는 단계; 및 상기 반도체 기판에 질소, 디클로로실란 및 암모니아를 포함하는 증착 소스를 공급하여 제2 라이너 질화막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 제2 라이너 질화막을 제거하는 단계는, 상기 제2 라이너 질화막 상에 헬륨(He) 가스 및 상기 헬륨 가스보다 상대적으로 낮은 유량의 산소(O2) 가스를 공급하면서, 저주파에서 4000-5000W의 파워로 인가하여 플라즈마를 형성하고, 고주파에서 200-400W의 파워로 인가하여 상기 플라즈마를 상기 반도체 기판상으로 흡착시켜 제거하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 11은 본 발명에 실시예 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 2를 참조하면, 반도체 기판(200) 상에 소자분리영역을 정의하는 마스크막 패턴(206)을 형성한다.
구체적으로, 반도체 기판(200) 위에 패드산화막과 패드질화막을 순차적으로 증착한다. 여기서 패드산화막은 패드질화막의 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. 이 경우, 비록 도면에 도시하지는 않았지만, 패드산화막 및 패드질화막은 퍼니스(furnace)에서 형성하므로 반도체 기판(200)의 후면에도 형성된다.
다음에 패드질화막 위에 감광막을 도포 및 패터닝하여 패드질화막의 표면을 선택적으로 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 계속해서 감광막 패턴을 식각마스크로 패드질화막 및 패드산화막을 식각하여 반도체 기판의 소정 영역을 노출하는 패드산화막 패턴(202) 및 패드질화막 패턴(204)을 포함하는 마스크막 패턴(206)을 형성한다.
계속해서 마스크막 패턴(206)을 식각 마스크로 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 반도체 기판(200) 내에 소정 깊이를 갖는 트렌치(208)를 형성한다.
도 3을 참조하면, 트렌치(208)에 의한 노출면 상에 산화 공정을 수행하여 측벽 산화막(210)을 형성한다. 다음에 측벽 산화막(212) 위에 제1 라이너 질화막(212)을 증착한다. 측벽산화막(212)은 제1 라이너 질화막(212)이 반도체 기판(200) 위에 바로 증착되어 발생하는 스트레스를 방지하는 버퍼막(buffer layer) 역할을 한다.
도 4를 참조하면, 반도체 기판(200) 상에 아르곤(Ar)을 포함하는 불활성 기체를 공급하여 제1 프리히팅을 수행한다.
구체적으로, 반도체 기판(200)을 플라즈마 챔버 내에 로딩한다. 다음에 아르곤(Ar) 가스를 포함하는 불활성 기체 및 헬륨(He)가스를 공급하면서 적절한 전압을 인가하여 제1 프리히팅을 50-60초 동안 수행한다. 여기서 아르곤(Ar) 가스를 포함하는 불활성 기체는 40-60sccm의 유량으로 공급하고, 헬륨(He)가스는 300-500sccm의 유량으로 공급한다. 이때, 플라즈마를 발생시키기 위한 탑 파워(top power)는 2000-3000W로 인가하며, 사이드 파워(side power)는 2000-3000W로 인가한다.
도 5를 참조하면, 제1 프리히팅이 진행된 반도체 기판(200) 상에 산소(O2) 가스를 공급하여 제2 프리히팅을 수행한다.
구체적으로, 제1 프리히팅이 진행된 고밀도 플라즈마 챔버에 산소(O2) 가스 및 헬륨(He)가스를 공급하면서 적절한 전압을 인가하여 제2 프리히팅을 5-10초 동안 수행한다. 여기서 산소(O2) 가스는 40-60sccm의 유량으로 공급하고, 헬륨(He)가스는 300-500sccm의 유량으로 공급한다. 이때, 플라즈마를 발생시키기 위한 탑 파워(top power)는 2000-3000W로 인가하며, 사이드 파워(side power)는 2000-3000W로 인가한다.
도 6을 참조하면, 트렌치(208) 바닥면, 측면 및 상부를 일부 매립하는 제1 HDP 산화막(214)을 형성한다.
이를 위해, 제1 및 제2 프리히팅을 수행한 플라즈마 챔버 내에 증착 소스를 공급하여 라이너 HDP 산화막을 250-350Å의 두께로 형성한다. 다음에 증착 소스를 추가로 공급하여 라이너 HDP 산화막 위에 벌크 HDP 산화막을 700-900Å의 두께로 증착한다. 계속해서 플라즈마 챔버 내에 식각 소스를 공급하여 벌크 HDP 산화막을 형성하는 과정에서 트렌치 상부에 발생하는 오버행(overhang)을 식각한다.
이와 같이, 트렌치(208) 상에 벌크 HDP 산화막을 증착하고, 트렌치 상부에 발생하는 오버행을 식각하는 과정을 1 싸이클로 할 경우, 이러한 과정을 4 싸이클 이상 반복하여, 트렌치(208) 바닥면, 측면 및 상부를 일부 매립하는 제1 HDP 산화 막(214)을 형성한다.
도 7을 참조하면, 불산(HF) 용액을 이용한 습식식각 공정을 수행하여 제1 HDP 산화막(214) 형성하는 과정에서 미처 제거되지 않은 오버행을 제거한다. 여기서 불산(HF) 용액은 물(H2O)과 불산(HF)이 20:1로 혼합된 수용액을 이용할 수 있다. 이와 같은 불산(HF) 용액을 이용한 습식식각 공정을 진행하는 과정에서 트렌치(208) 측면 부분의 제1 HDP 산화막이 제거될 수 있다. 또한, 이러한 트렌치 측면 부분의 제1 HDP 산화막이 제거되는 과정에서 트렌치 측벽 부분의 제1 라이너 질화막이 불산(HF) 용액에 의해 침범(attack)되어 일부 손실될 수 있다.
도 8을 참조하면, 트렌치(208) 측면 부분이 제거된 제1 HDP 산화막(216) 위에 제2 라이너 질화막(218)을 증착한다.
이를 위해 먼저, 플라즈마 챔버 내에 배치된 반도체 기판(200) 상에 암모니아(NH3) 가스 분위기에서 어닐링(annealing) 공정을 수행한다. 여기서 어닐링 공정은 플라즈마 챔버 내에 암모니아(NH3) 가스를 800-1000sccm의 유량으로 공급하고, 700-800℃의 온도에서 약 1시간 정도 수행할 수 있다. 다음에 600-700℃의 공정 온도를 유지한 플라즈마 챔버 내에 라이너 질화막 증착 소스를 공급하여 제1 HDP 산화막(216) 위에 제2 라이너 질화막(218)을 20-40Å의 두께로 증착한다. 여기서 라이너 질화막 증착 소스는 질소(N2) 가스, 디클로로실란(SiH2Cl) 가스 및 암모니아(NH3) 가스를 포함한다. 이때, 질소(N2) 가스는 800-1000sccm의 유량으로 공급하고, 디클로로실란(SiH2Cl) 가스는 80-100sccm의 유량으로 공급하며, 암모니아(NH3) 가스는 40-60sccm의 유량으로 공급하여 진행할 수 있다.
이와 같이 형성된 제2 라이너 질화막(218)은, 상술한 불산(HF) 용액을 이용한 습식 공정에서 제1 라이너 질화막(212)의 노출된 부분, 예를 들어 제1 HDP 산화막의 오버행 부분이 제거된 트렌치(208)의 측면 부분을 덮는 배리어막이 된다. 이에 따라 제1 라이너 질화막(212)이 노출될 경우, 불산(HF) 용액에 의해 노출된 부분을 통해 침범되어 핀홀(pin hole)과 같은 결함이 발생하는 것을 방지할 수 있다. 또한, 제2 라이너 질화막(218)은 성근 막질로 변화된 제1 라이너 질화막(212)을 덮음(cover)으로써 열화된 배리어 특성을 개선할 수 있다.
도 9를 참조하면, 반도체 기판(200) 상에 제3 프리히팅을 수행하여 제1 HDP 산화막(216) 위에 형성된 제2 라이너 질화막(218)을 제거한다.
제3 프리히팅은 플라즈마 챔버 내에 헬륨(He) 가스 및 산소(O2) 가스를 공급하면서 적절한 파워를 인가하여 15-25초 동안 수행한다. 여기서 헬륨(He) 가스는 400-600sccm의 유량으로 공급하고, 산소(O2) 가스를 200-400sccm의 유량으로 공급한다. 이때, 플라즈마 챔버에 가해지는 파워는 저주파(LF; Low frequency)에서 4000-5000W의 파워를 인가하여 챔버 내에 플라즈마를 형성한다. 계속해서 고주파(HF; High frequency)에서 200-400W의 파워를 인가하여 챔버 내 플라즈마를 반도체 기판(200) 쪽으로 흡착한다.
이러한 제3 프리히팅은 기존의 헬륨(He) 가스를 약 325sccm의 유량으로 공급 하고, 산소(O2) 가스를 약 475sccm이 유량으로 공급하면서 저주파에서 4000W의 파워를 인가하여 플라즈마를 형성하여 60초 동안 진행하는 것과 비교하여 헬륨 가스의 공급량은 높이고, 산소 가스의 공급량은 낮추어 공급한다. 또한, 고주파(HF)에서 250-350W의 파워를 인가하여 직진성이 높은 프리히팅을 수행한다.
이와 같이 직진성이 높은 프리히팅은 진행하는 동안, 제1 HDP 산화막(216) 위의 제2 라이너 질화막(218)은 산화하여 제거된다. 제1 HDP 산화막(216) 위의 제2 라이너 질화막(218)이 제거되지 않고 남아 있을 경우, 이후 매립되는 절연막 내에도 그대로 남아 있어 셀 간 누설 전류(cell to cell leakage)가 발생할 수 있다. 또한, 주변회로영역의 PMOS 트랜지스터에서는 제2 라이너 질화막이 핫 캐리어(hot carrier)의 트랩 사이트(trap site)로 작용하여 HEIP(Hot carrier induce punch through) 특성이 급격하게 열화될 수 있다.
도 10을 참조하면, 트렌치의 나머지 영역을 모두 매립하는 제2 HDP 산화막(220)을 형성한다. 여기서 제2 HDP 산화막(220)을 형성하는 과정은 제3 프리히팅 공정와 인 시츄(in-situ) 공정으로 진행할 수 있다.
도 11을 참조하면, 제2 HDP 산화막(220)에 대한 평탄화를 수행하여 트렌치 소자분리막(222)을 형성한다.
이를 위해, 반도체 기판(200) 표면이 노출될 때까지 제2 HDP 산화막(220)에 대한 평탄화를 진행하여 트렌치 소자분리막(222)을 형성한다. 여기서 매립절연막을 평탄화는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법 또는 에치백 (etch back) 공정을 이용하여 진행할 수 있다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, HDP 산화막을 형성하는 과정에서 제2 라이너 질화막을 추가하여 측면 부분을 덮는 배리어막 역할을 함으로써 식각 용액에 라이너 질화막이 침범되어 핀홀과 같은 결함이 발생하는 것을 방지할 수 있다. 또한, 라이너 질화막이 배리어 역할을 하여 막질 자체가 성글게 변화되는 현상을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 라이너 질화막을 추가로 증착하는 공정 및 프리히팅 공정을 개선함으로써 식각 용액에 라이너 질화막이 침범되어 결함이 발생하고, 막질이 성글게 변화하는 것을 방지할 수 있다.

Claims (6)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치에 의한 노출면 상에 제1 라이너 질화막을 형성하는 단계;
    상기 트렌치를 일부 매립하면서 상기 트렌치 측면의 제1 라이너 질화막을 노출시키는 제1 HDP 산화막을 형성하는 단계;
    상기 제1 HDP 산화막 및 상기 노출된 제1 라이너 질화막 위에 제2 라이너 질화막을 형성하는 단계;
    상기 제1 HDP 산화막 표면의 제2 라이너 질화막을 제거하는 단계;
    상기 트렌치를 매립하는 제2 HDP 산화막을 형성하는 단계; 및
    상기 제2 HDP 산화막에 대한 평탄화를 수행하여 트렌치 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 제1 HDP 산화막을 형성하는 단계 이전에 프리히팅을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제2항에 있어서, 상기 프리히팅을 수행하는 단계는,
    아르곤(Ar)을 포함하는 불활성 기체를 공급하여 진행하는 제1 프리히팅을 수 행하는 단계; 및
    산소(O2) 가스를 공급하여 진행하는 제2 프리히팅을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 제1 HDP 산화막을 형성하는 단계는,
    상기 반도체 기판을 고밀도 플라즈마 챔버 내에 로딩하는 단계;
    상기 트렌치 상에 라이너 고밀도 플라즈마 산화막을 증착하는 제1 단계;
    상기 챔버 내에 증착 소스를 공급하여 벌크 HDP 산화막을 형성하는 제2 단계;
    상기 챔버 내에 식각 소스를 공급하여 상기 벌크 HDP 산화막 형성시 발생하는 오버행을 식각하는 제3 단계; 및
    상기 제1 단계 내지 제3 단계를 반복 수행하여 상기 트렌치 내를 일부 채우는 제1 HDP 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1항에 있어서, 상기 제2 라이너 질화막을 형성하는 단계는,
    상기 반도체 기판을 암모니아(NH3) 가스 분위기에서 어닐링하는 단계; 및
    상기 반도체 기판에 질소, 디클로로실란 및 암모니아를 포함하는 증착 소스를 공급하여 제2 라이너 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 제2 라이너 질화막을 제거하는 단계는,
    상기 제2 라이너 질화막 상에 헬륨(He) 가스 및 상기 헬륨 가스보다 상대적으로 낮은 유량의 산소(O2) 가스를 공급하면서, 저주파에서 4000-5000W의 파워로 인가하여 플라즈마를 형성하고, 고주파에서 200-400W의 파워로 인가하여 상기 플라즈마를 상기 반도체 기판상으로 흡착시켜 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
KR1020060123965A 2006-12-07 2006-12-07 반도체 소자의 소자분리막 형성방법 KR100818711B1 (ko)

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