KR20050003011A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로 특히, 증착과 식각공정을 주기적으로 반복하여 고 종횡비를 갖는 트렌치를 보이드 없이 매립할 수 있는 트렌치 소자분리막 형성방법에 관한 것이다. 이를 위한 본 발명은, 기판 상에 패드질화막을 형성하고 이를 이용하여 소자분리를 위한 트렌치를 형성하는 단계; 상기 트렌치 측벽 및 저면에 보이드가 없는 제 1 HDP 산화막을 형성하는 단계; NF3가스를 이용하여 상기 제 1 HDP 산화막을 일정두께 식각하는 단계; 식각된 상기 제 1 HDP 산화막 상에 보이드 없는 제 2 HDP 산화막을 형성하는 단계; NF3가스를 이용하여 상기 제 2 HDP 산화막을 일정두께 식각하는 단계; 및 식각된 상기 제 2 HDP 산화막 상에 제 3 HDP 산화막을 형성하여 트렌치를 매립하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 트렌치 소자분리막 형성방법{FABRICATING METHOD FOR TRENCH ISOLATION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, 고 종횡비(High Aspect Ratio)를 갖는 트렌치 구조를 보이드(void) 없이 매립할 수 있는 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자에서 고 종횡비를 갖는 패턴으로는 얕은 트렌치 소자분리 (Shallow Trench Isolation : STI) 공정에서의 트렌치 구조를 들 수 있으며 또는 비트라인과 비트라인 사이의 골이나 또는 콘택홀 등을 생각할 수 있다.
얕은 트렌치 소자분리(Shallow Trench Isolation : 이하 STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
현재, 디램(DRAM) 디바이스가 고집적화 되어감에 따라 소자분리(isolation)를 위하여 적용되는 ISO 매립물질인 HDP 산화막의 경우, 현재 He 계 HDP 산화막이 사용되고 있으나 점차로 그 매립한계에 다다르고 있다.
이는 매립하고자 하는 셀 사이즈의 감소 및 트렌치 깊이의 증가에 따른 고 종횡비(Aspect Ratio)에 기인한다. 현재, He 계 HDP 산화막을 이용한 매립방법으로는 종횡비가 4∼5 : 1 인 정도까지는 매립이 가능하나, 향후 고집적 디바이스에서는 7 : 1 이상의 종횡비가 요구되므로, 기존의 He 계 HDP 산화막을 이용하기 어렵다.
또한, 디램 소자의 리프레쉬 특성을 개선하기 위해, 트렌치 측벽에 증착되는 라이너 질화막과 라이너 산화막의 적용도 감안한다면, 종횡비는 더욱 높아질 것이다.
종래의 He 계 HDP 산화막을 이용하여 고 종횡비를 갖는 트렌치를 매립하는 경우에는, HDP 산화막의 증착특성상 트렌치의 입구부분에 오버행(over hang)이 발생하여 제대로 갭필(gap fill)이 되지 않으므로 보이드(void)가 발생한다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 고 종횡비를 갖는 트렌치를 보이드 없이 매립할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공함으로 그 목적으로 한다.
도1a 내지 도1e는 본 발명의 일실시예에 따른 트렌치 소자분리막 형성공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판
11 : 버퍼산화막
12 : 패드질화막
13 : 제 1 HDP 산화막
14 : 식각된 제 1 HDP 산화막
15 : 제 2 HDP 산화막
16 : 식각된 제 2 HDP 산화막
17 : 제 3 HDP 산화막
상기한 목적을 달성하기 위한 본 발명은, 기판 상에 패드질화막을 형성하고 이를 이용하여 소자분리를 위한 트렌치를 형성하는 단계; 상기 트렌치 측벽 및 저면에 보이드가 없는 제 1 HDP 산화막을 형성하는 단계; NF3가스를 이용하여 상기 제 1 HDP 산화막을 일정두께 식각하는 단계; 식각된 상기 제 1 HDP 산화막 상에 보이드 없는 제 2 HDP 산화막을 형성하는 단계; NF3가스를 이용하여 상기 제 2 HDP산화막을 일정두께 식각하는 단계; 및 식각된 상기 제 2 HDP 산화막 상에 제 3 HDP 산화막을 형성하여 트렌치를 매립하는 단계를 포함하여 이루어진다.
디램(DRAM)소자가 점차로 고집적화 되어감에 따라 종래의 HDP 산화막으로는 트렌치 갭필에 한계가 있음은 전술한 바와 같다. 따라서, 이를 개선하기 위하여 식각기능이 있는 NF3가스를 증착 반응가스로 이용하는 HDP 산화막 증착공정이 연구개발 중에 있다.
본 발명은 이러한 증착공정과 식각공정을 주기적으로 반복하여 수십 나노(nano)급 DRAM 소자의 ISO를 매립할 수 있는 트렌치 소자분리막 형성 방법에 관한 것이다. 즉, 본 발명에서는 DED(DEPOSITION ETCH DEPOSITION) 공정을 확대하여, DEDED(DEPOSITION ETCH DEPOSITION ETCH DEPOSITION) 공정을 진행하여 ISO 매립의 어려움을 극복하였다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1e는 본 발명의 일실시예에 트렌치 소자분리막 형성공정을 도시한 공정단면도로서 이를 참조하여 설명한다.
먼저 도1a에 도시된 바와 같이 반도체 기판(10) 상에 버퍼산화막(11)과 패드질화막(12)을 차례로 형성한 다음, 패드질화막(12) 상에 감광막(미도시)을 형성하고 노광공정을 진행한다.
이후에 소자분리막이 형성될 영역의 버퍼산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다. 다음으로 감광막(미도시)을 제거하고 패드질화막(12)을 식각마스크로 하여 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치 구조를 형성한다.
이어서, 트렌치 구조를 형성하기 위한 식각공정에 발생한 데미지(damage)를 보상하고 트렌치 내벽에 존재하는 댕글링 본드(dangling bonds)들을 제거하기 위하여 열 산화막 형성공정이 진행될 수도 있다.
다음으로 소자의 리프레쉬 특성을 향상시킬 목적으로 트렌치 측벽 및 저면에 라이너 질화막과 라이너 산화막을 적층하여 형성한다.
도1a에는 이러한 열 산화막, 라이너 질화막 및 라이너 산화막은 도시하지 않았다.
다음으로 도1a에 도시된 바와같이 제 1 HDP 산화막(13)을 증착하는데, 제 1 HDP 산화막(13)은 보이드가 생기지 않을 정도의 두께를 갖으며, 증착속도가 느린 HDP 증착방식을 이용하여 제 1 HDP 산화막을 증착한다.
도1a를 참조하면, 제 1 HDP 산화막(13)으로 트렌치를 전부 매립하지는 못하지만, 그렇다고 보이드가 발생하지도 않았음을 알 수 있다.
즉, 빠른 증착속도를 갖는 HDP 증착조건을 적용할 경우에는, 보이드가 발생할 확률이 높았는데, 본 발명의 일실시예에서는 제 1 HDP 산화막(13)을 느린 증착속도로 형성하여 보이드 발생을 방지하면서 트렌치 저면에 일정깊이까지 제 1 HDP 산화막(13)을 증착하였다.
이와같이 제 1 HDP 산화막을 형성하기 위한 SiH4가스의 유량을 40 ∼ 6O sccm 정도로 하고, O2가스의 유량은 50 ∼ 78sccm 정도로 하며, SiH4가스와 O2가스의 조성비는 1.2 ∼ 1.3 : 1 로 설정한다.
또한, 제 1 HDP 산화막이 형성되는데 사용된 파워로는 LF 파워는 3000 Watt 정도 인가하고, HE 파워로는 700 Watt 정도로 설정한다. 그리고, 이러한 제 1 HDP 산화막(13)의 두께는 1000 ∼ 1500Å의 두께를 갖도록 한다.
다음으로 도1b에 도시된 바와같이 NF3가스를 이용한 제 1 NF3식각공정을 진행하여 제 1 HDP 산화막(13)을 일정두께 식각한다. 이때, 패드 질화막(12) 및 실리콘 기판(10)이 노출되지 않은 범위에서 최대한 식각을 실시한다.
즉, 도1b에는 제 1 NF3식각공정을 통해 식각된 제 1 HDP 산화막(14)이 도시되어 있는데, 이와같이 후속 트렌치 매립에 유리하도록 제 1 HDP 산화막(13)을 식각한다(예를들면, 트렌치 입구에 형성된 오버행을 식각한다.)
이러한 제 1 NF3식각공정은 NF3가스와 희석가스인 He 가스를 사용하며, NF3가스의 유량은 100 sccm, He 가스의 유량은 400 sccm 정도로 함이 바람직하다. 또한, 제 1 NF3식각공정에 사용된 LF 파워는 3500 Watt 정도로 하고, HF 파워는 700Watt 정도로 한다.
다음으로 도1c에 도시된 바와같이 식각된 제 1 HDP 산화막(14) 상에 제 2 HDP 산화막(15)을 증착한다.
도1c를 참조하면, 오버행 등이 식각되어 매립에 유리한 형상을 갖도록 식각된 제 1 HDP 산화막(14) 상에, 제 2 HDP 산화막(15)이 형성되므로 제 2 HDP 산화막(15)은 트렌치 내부를 보이드 없이 약간 더 갭필 하고 있음을 알 수 있다.
여기서 제 2 HDP 산화막(15)을 증착하기 위한 조건은 제 1 HDP 산화막(13)을 형성하는 조건과 동일하다.
다음으로 도1d에 도시된 바와같이 NF3가스를 이용한 제 2 NF3식각공정을 진행하여 제 2 HDP 산화막(15)을 일정두께 식각한다. 이때에도 역시, 패드 질화막(12) 및 실리콘 기판(10)이 노출되지 않은 범위에서 최대한 식각을 실시한다.
즉, 도1d에는 제 2 NF3식각공정을 통해 식각된 제 2 HDP 산화막(16)이 도시되어 있는데, 트렌치 입구에 형성된 오버행 등을 식각하여 후속 트렌치 매립에 유리한 모양을 형성한다.
다음으로 전체 구조상에 제 3 HDP 산화막(17)을 증착하여 트렌치를 완전히 갭 필한다. 이때, 제 3 HDP 산화막(17)은 증착속도가 빠른 HDP 증착방식을 이용하여 증착된다.
즉,
① 제 1 HDP 산화막 증착
② 제 1 HDP 산화막에 대한 NF3 식각
③ 제 2 HDP 산화막 증착
④ 제 2 HDP 산화막에 대한 NF3 식각
과 같은 일련의 공정을 통해 종횡비가 충분히 낮아졌으므로, 증착속도가 빠른 HDP 증착방식을 이용하여도 트렌치를 보이드 없이 갭필할 수 있다.
이와같이 증착과 식각공정을 주기적으로 반복하면, 고 종횡비를 갖는 트렌치를 보이드 없이 매립할 수 있으며 또한, 이러한 증착과 식각공정을 3회 이상 반복하게 되면 매립특성을 더욱 향상시킬 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 60nm 급 이하의 반도체 소자에서도 고 종횡비를 갖는 트렌치 구조를 보이드 없이 매립할 수 있으며, 기존의 DED 공정을 확장하기만 하면 되므로, 별다른 추가 장비가 필요치 않는 장점이 있다.

Claims (6)

  1. 기판 상에 패드질화막을 형성하고 이를 이용하여 소자분리를 위한 트렌치를 형성하는 단계;
    상기 트렌치 측벽 및 저면에 보이드가 없는 제 1 HDP 산화막을 형성하는 단계;
    NF3가스를 이용하여 상기 제 1 HDP 산화막을 일정두께 식각하는 단계;
    식각된 상기 제 1 HDP 산화막 상에 보이드 없는 제 2 HDP 산화막을 형성하는 단계;
    NF3가스를 이용하여 상기 제 2 HDP 산화막을 일정두께 식각하는 단계; 및
    식각된 상기 제 2 HDP 산화막 상에 제 3 HDP 산화막을 형성하여 트렌치를 매립하는 단계
    를 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 HDP 산화막은 소스가스의 유량과 파워를 조절하여 상기 제 3 HDP 산화막보다 낮은 증착속도를 갖는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 제 1 HDP 산화막을 일정두께 식각하는 단계는,
    상기 패드질화막 및 기판을 노출시키지 않도록 수행되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  4. 제 2 항에 있어서,
    상기 제 2 HDP 산화막을 일정두께 식각하는 단계는,
    상기 패드질화막 및 기판을 노출시키지 않도록 수행되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  5. 제 2 항에 있어서,
    상기 제 1 및 제 2 HDP 산화막을 형성하는 단계는,
    SiH4가스의 유량은 40 ∼ 6O sccm, O2가스의 유량은 50 ∼ 78sccm, SiH4가스와 O2가스의 조성비는 1.2 ∼ 1.3 : 1 로 하고 LF 파워는 3000 Watt, HF 파워는 700 Watt 으로 하여 수행되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    기판 상에 버퍼산화막 및 패드질화막을 차례로 형성하는 단계;
    소자분리 마스크 공정 및 식각 공정을 통해 상기 버퍼산화막 및 상기 패드질화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 라이너 질화막과 라이너 산화막을 형성하는 단계
    를 더 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.
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