KR20060119194A - 반도체 소자의 트렌치 소자분리막 및 그 형성방법 - Google Patents

반도체 소자의 트렌치 소자분리막 및 그 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 트렌치 소자분리막 형성방법은, 셀영역 및 주변회로영역을 갖는 반도체기판 위에 마스크막패턴을 형성하는 단계; 마스크막패턴을 식각마스크로 한 식각공정으로 반도체기판 내에 트렌치를 형성하는 단계; 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계; 측벽산화막이 형성된 트렌치 및 반도체 기판 전면에 제1 라이너질화막을 형성하는 단계; 제1 라이너질화막이 형성된 반도체 기판에 제1 프리히팅을 수행하는 단계; 제1 라이너질화막 및 반도체 기판 전면에 제1 고밀도 플라즈마 산화막을 형성하는 단계; 제1 고밀도 플라즈마 산화막 위에 제2 라이너질화막을 형성하는 단계; 제2 라이너질화막을 포함하는 반도체 기판에 제2 프리히팅을 수행하는 단계; 트렌치 및 반도체 기판이 매립되도록 제2 고밀도 플라즈마 산화막을 형성하는 단계; 마스크막패턴의 표면이 노출되도록 상기 제2 고밀도 플라즈마 산화막에 대한 평탄화를 수행하는 단계; 및 마스크막패턴을 제거하는 단계를 포함한다.
트렌치 소자분리막, 라이너질화막

Description

반도체 소자의 트렌치 소자분리막 형성방법{Method for fabricating trench isolation in semiconductor device}
도 1은 종래의 반도체소자의 트렌치 소자분리막 형성방법을 설명하기 위해 나타내 보인 도면이다.
도 2 내지 도 5는 종래 기술에 따라 라이너산화막의 증착을 생략한 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 6a 내지 도 6h는 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위해 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
600 : 반도체 기판 625 : 패드산화막패턴
635 : 패드질화막패턴 670 : 제1 라이너질화막
690 : 제1 고밀도플라즈마산화막 700 : 제2 라이너질화막
710 : 제2 고밀도플라즈마산화막 730 : 트렌치 소자분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도 체 소자의 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 패턴이 미세화됨에 따라 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치형 소자분리(Shallow Trench Isolation; 이하 STI라 칭함)공정의 중요성이 더욱 더 커지고 있다. 그런데 이 트렌치형 소자분리막은 반도체메모리소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)에서의 소자 특성에 영향을 끼치는 것으로 알려져 있다. 예를 들면, 트렌치 소자분리막에 적용되는 라이너질화막은 디램의 리프레시(refresh) 특성을 향상시킨다. 그러나 주변회로영역에서는, 경우에 따라서 오히려 나쁜 영향을 끼칠 수 있다.
도 1은 종래의 반도체소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면이다.
도 1을 참조하면, 활성영역 및 소자분리영역을 갖는 반도체기판(100) 상에 소정의 공정을 거쳐 패드산화막패턴(110) 및 패드질화막패턴(120)을 형성한다. 다음에 식각공정을 수행하여 일정 깊이를 갖는 트렌치(125,130)를 형성한다. 다음에 산화공정을 수행하여 트렌치(125,130)의 측벽에 측벽산화막(140)을 형성하고, 전면에 라이너질화막(150) 및 라이너산화막(160)을 형성한다. 계속해서 트렌치(125,130)가 매립되도록 전면에 절연막(170), 예컨대 고밀도 플라즈마(HDP; High Density Plasma) 산화막을 형성한다. 다음에 도면에 나타내지는 않았지만, 패드질화막이 노출되도록 평탄화공정을 수행한 후에, 패드질화막 및 패드산화막을 순차적으로 제거하면, 트렌치 소자분리막이 완성된다. 이 경우 라이너질화막(150)은 p형 모스트랜지스터가 존재하는 주변회로영역에서 핫 일렉트론을 트랩하여 활성영역 표 면에 홀에 대한 인력을 발생시키며, 이에 따라 채널폭을 감소시키는 핫 일렉트론에 기인한 펀치스루(Hot Electron Induced Punchthrough; 이하 HEIP) 현상을 야기할 수 있다.
한편, 이와 같은 방법에 의해 만들어진 트렌치 소자분리막에 있어서, 라이너질화막(150)은 후속의 게이트절연막 형성을 위한 산화공정에서 산소 소스가 트렌치 소자분리막을 관통하는 것을 방지하기 위한 것으로서, 누설전류량의 감소에 기여하여 디램의 리프레시특성을 향상시킨다는 것은 이미 잘 알려져 있다. 그러나 라이너질화막(150)의 적용은 갭필 마진의 감소를 가져왔다. 이에 따라 갭필 마진을 향상시키기 위해 라이너산화막(160)의 증착을 생략하고, 프리히팅(preheating) 공정을 진행하는 방법이 제안되어 있다.
도 2 내지 도 5는 종래 기술에 따라 라이너산화막의 증착을 생략한 반도체 소자의 트렌치 소자분리막 형성방법을 나타내보인 도면들이다.
먼저 도 2를 참조하면, 활성영역 및 소자분리영역을 갖는 반도체기판(200) 위에 패드산화막(미도시) 및 패드질화막(미도시)을 순차적으로 적층한다. 다음에 패드질화막 위에 마스크막패턴(미도시)을 형성하고, 이 마스크막패턴을 식각마스크로 하여 식각공정을 진행하여 반도체기판(200)의 소자분리영역을 노출시키는 패드산화막패턴(210) 및 패드질화막패턴(220)을 형성한다. 계속해서 반도체기판(200)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(225,230)를 형성한다.
다음에 도 3을 참조하면, 산화공정을 수행하여 트렌치(225,230)의 측벽에 측 벽산화막(240)을 형성한다. 측벽산화막(240)의 두께는 대략 80Å이 되도록 한다. 그리고 전면에 라이너질화막(250)을 대략 50Å의 두께로 형성한다.
다음에 도 4를 참조하면, 라이너질화막(250)이 형성된 반도체기판(200)을 고밀도 플라즈마 챔버 내로 로딩시킨 후에 산소/수소(O₂/He)가스를 이용하여 프리히팅(preheating)공정을 수행한다.
다음에 도 5를 참조하면, 트렌치가 매립되도록 반도체 기판(200) 전면에 절연막(260), 예컨대 고밀도 플라즈마 산화막을 형성한다. 다음에 비록 도면에 나타내지는 않았지만, 패드질화막이 노출되도록 평탄화공정을 수행한 후에, 패드질화막패턴 및 패드산화막패턴을 순차적으로 제거하면, 트렌치 소자분리막이 완성된다.
그런데, 라이너질화막(250) 위에 바로 고밀도 플라즈마 산화막이 증착되는 경우, 프리히팅 공정을 진행하는 동안 O₂플럭스(flux)가 트렌치 소자분리막 상부(A)의 굴곡이 지는 부분에 가장 많이 도달하기 때문에 그 부분의 라이너질화막(250)이 집중적으로 산화된다. 이 경우, 라이너질화막(250)의 두께가 얇아지면서 트렌치 소자분리막 상부의 내부에 존재하는 붕소(B)가 외부로 유출되어 문턱전압이 감소되는 문제가 발생한다. 또한, 주변회로영역에서는, 앞서 언급한 바와 같이 라이너질화막(250)으로의 핫 일렉트론의 트랩을 촉진시키며, 그 결과 p채널형 모스 트랜지스터에서의 HEIP 현상이 더욱 더 발생하여, 문턱전압을 감소시키고 오프상태에서의 누설전류를 증가시키는 등 소자특성을 열화시킨다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치 소자분리막 형성시 라이너 산화막의 증착공정을 생략하면서 발생하는 문제점을 개선하면서 리프레시 특성을 향상시키고, 주변회로영역에서의 소자 특성열화가 발생하지 않도록 하는 반도체소자의 트렌치 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성방법은, 셀영역 및 주변회로영역을 갖는 반도체기판 위에 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 반도체기판 내에 트렌치를 형성하는 단계; 상기 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 트렌치 및 반도체 기판 전면에 제1 라이너질화막을 형성하는 단계; 상기 제1 라이너질화막이 형성된 반도체 기판에 제1 프리히팅을 수행하는 단계; 상기 제1 라이너질화막 및 반도체 기판 전면에 제1 고밀도 플라즈마 산화막을 형성하는 단계; 상기 제1 고밀도 플라즈마 산화막 위에 제2 라이너질화막을 형성하는 단계; 상기 제2 라이너질화막을 포함하는 반도체 기판에 제2 프리히팅을 수행하는 단계; 상기 트렌치 및 반도체 기판이 매립되도록 제2 고밀도 플라즈마 산화막을 형성하는 단계; 상기 마스크막패턴의 표면이 노출되도록 상기 제2 고밀도 플라즈마 산화막에 대한 평탄화를 수행하는 단계; 및 상기 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크막패턴은 패드산화막패턴 및 패드질화막패턴을 포함하여 이루어질 수 있다.
상기 제1 라이너질화막이 형성된 반도체 기판에 제1 프리히팅을 수행하는 단 계는, 상기 제1 라이너질화막이 형성된 반도체 기판을 플라즈마설비에 로딩하는 단계; 및 상기 플라즈마 설비 내에 산소가스와 헬륨가스를 공급하여 플라즈마를 형성한 후 제1 프리히팅공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 측벽산화막은 30-50Å의 두께를 가지는 것이 바람직하다.
상기 제2 라이너질화막은 50-70Å의 두께를 가지는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 6a를 참조하면, 셀영역 및 주변회로영역을 갖는 반도체 기판(600) 위에 패드산화막(610) 및 패드질화막(620)을 순차적으로 적층한다. 다음에 패드질화막(620) 위에 감광막패턴(630)을 형성하여, 패드질화막(620)의 일부표면을 노출시킨다. 감광막패턴(630)은 포토레지스트막으로 형성할 수 있다.
다음에 도 6b를 참조하면, 감광막패턴(630)을 식각마스크로 한 식각공정으로 패드질화막(620) 및 패드산화막(610)의 노출부분을 순차적으로 제거하여 반도체 기판(600)의 소자분리영역을 노출시키는 패드산화막패턴(625) 및 패드질화막패턴 (635)을 형성한다. 계속해서 반도체 기판(600)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치를 형성한다. 이때 셀영역에는 상대적으로 좁은 폭의 제1 트렌치(640)가 만들어지고, 주변회로영역에는 상대적으로 넓은 폭의 제2 트렌치(650)가 만들어진다.
다음에 도 6c를 참조하면, 제1 및 제2 트렌치(640,650)의 내벽에 측벽산화막(660)을 형성한다. 측벽산화막(660)은 건식산화방법을 사용하여 대략 30-50Å의 두께가 되도록 한다. 측벽산화막(660)은, 종래의 경우에서 대략 80Å의 두께를 갖는 경우와 비교해 보면, 상대적으로 작은 두께를 갖도록 형성되며, 이에 따라 반도체 기판(600)에 대한 스트레스가 완화되어 리프레시 특성이 보다 더 향상된다. 다음에 반도체 기판(600) 전면에 제1 라이너질화막(670)을 형성한다. 제1 라이너질화막(670)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 사용하여 퍼니스(furnace)에서 형성하며, 대략 40-60Å의 두께를 갖도록 형성한다.
다음에 도 6d를 참조하면, 제1 라이너질화막(670)이 형성된 반도체 기판(600)을 고밀도 플라즈마(HDP; High Density Plasma)챔버 내로 로딩시킨 후에 제1 프리히팅(preheating)공정을 수행한다. 제 1프리히팅은 산소(O₂)가스를 소스가스로 공급하고 헬륨(He)가스를 첨가가스로 공급하여 적절한 전압을 인가해 40초 동안 수행한다. 여기서 산소(O₂)가스는 250-350sccm의 유량으로 공급하고, 헬륨(He)가스는 450-550sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스 파워는 저주파에서 4000-5000W로 인가한다. 제1 프리히팅을 수행하면, 트렌치의 폭이 작은 셀 영역의 제1 트렌치(640)는 상부와 하부의 라이너질화막은 제거되고 측벽에 만 라이너질화막(680)이 남게되는 반면, 트렌치 폭이 넓은 주변회로영역의 제2 트렌치(650)는 라이너질화막이 모두 손실되어 사라진다. 이 경우 PMOS가 존재하는 주변회로영역의 라이너질화막이 없어지므로 핫 일렉트론이 트랩되는 영역이 감소하여 HEIP 현상을 개선할 수 있다. 또한 측벽산화막(660)의 두께가 감소하고 라이너산화막을 증착하는 공정이 생략되어 갭필 마진이 증가할 수 있다.
다음에 도 6e를 참조하면, 고밀도 플라즈마 챔버내에서 사일렌(SiH₄)가스를 추가로 공급하여 제1 고밀도플라즈마산화막(690)을 형성한다. 여기서 사일렌(SiH₄)가스는 30-40sccm의 유량으로 공급하고, 산소(O₂)가스는 40-50sccm의 유량으로 공급하고 헬륨(He)가스는 800-1000sccm의 유량으로 공급하여 수행한다. 또한 저주파에서 2000-3000W의 전압을 가하고 고주파에서 600-800W의 전압을 가하여 대략 1400Å의 두께로 증착한다. 상기 제1 고밀도플라즈마산화막(690)의 증착은 제1 프리히팅이 수행된 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 이루어질 수 있다.
다음에 도 6f를 참조하면, 제1 고밀도플라즈마산화막(690) 위에 제2 라이너질화막(700)을 형성한다. 제2 라이너질화막(700)은 저압화학기상증착방법을 사용하여 퍼니스(furnace)에서 형성하며, 대략 50-70Å의 두께를 갖도록 형성한다. 이 경우 트렌치의 상부 영역(705)에 제2 라이너질화막(700)으로 보강되어 후속 고온의 산화공정시 산소소스로 어택을 당하여 리프레시 타임이 감소하는 현상을 방지할 수 있다. 또한 트렌치의 상부 영역(705)의 제2 라이너질화막(700)이 50-70Å의 두께로 충분히 두껍게 증착되기 때문에 후속의 열공정에서 붕소(B)가 외부로 유출되어 문턱전압이 감소하는 현상도 방지할 수 있다. 그리고 주변영역의 p형 모스트랜지스터 의 경우에도 제2 라이너질화막(700)의 증착으로 질화막이 남아있지만 제1 고밀도플라즈마산화막(690)을 증착하고나서 추가로 증착한 경우이기 때문에 반도체 기판(600)의 활성영역과 제2 라이너질화막(700) 사이의 거리가 상당히 멀어져 있게 된다. 이에 따라 핫 일렉트론이 트랩되어도 실제 활성영역으로 양전하를 끌어당기는 전계가 감소하여 p형 트랜지스터의 문턱전압 감소가 거의 발생하지 않아 HEIP 특성을 개선할 수 있다.
다음에 도 6g를 참조하면, 제2 라이너질화막(700)이 형성된 반도체 기판(600)을 고밀도 플라즈마 챔버 내로 로딩시킨 후에 제2 프리히팅 공정을 수행한다. 제 2프리히팅은 산소(O₂)가스를 소스가스로 공급하고 헬륨(He)가스를 첨가가스로 공급하여 적절한 전압을 인가해 40초 동안 수행한다. 여기서 산소(O₂)가스는 250-350sccm의 유량으로 공급하고, 헬륨(He)가스는 450-550sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스 파워는 저주파에서 4000-5000W로 인가한다.
다음에 도 6h를 참조하면, 고밀도 플라즈마 챔버 내에 사일렌(SiH₄)가스를 추가로 공급하여 제1 트렌치(640)와 제2 트렌치(650) 및 반도체 기판(600)이 매립되도록 제2 고밀도플라즈마산화막(710)을 형성한다. 여기서 사일렌(SiH₄)가스는 30-40sccm의 유량으로 공급하고, 산소(O₂)가스는 40-50sccm의 유량으로 공급하고 헬륨(He)가스는 800-1000sccm의 유량으로 공급하여 수행한다. 또한 저주파에서 2500-3500W의 전압을 가하고 고주파에서 1000-2000W의 전압을 가하여 대략 3100Å의 두께로 증착한다. 상기 제2 고밀도플라즈마산화막(710)의 증착은 제2 프리히팅이 수행된 고밀도 플라즈마 챔버에서 인-시츄(in-situ)로 이루어질 수 있다.
다음에 도 6i를 참조하면, 제2 고밀도플라즈마산화막(710)에 대해 평탄화공정을 수행하여 패드질화막패턴(635)의 표면을 노출시킨다. 평탄화공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 통하여 수행할 수 있다. 다음에 노출된 패드질화막패턴(635) 및 패드산화막패턴(625)을 제거하면, 셀 영역에는 제1 라이너질화막(680) 및 제2 라이너질화막의 일부(720)가 존재하는 트렌치 소자분리막(730)이 형성되고, 주변회로영역에는 제2 라이너질화막의 일부(720)가 존재하는 트렌치 소자분리막(730)이 형성된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성방법에 의하면, 측벽산화막의 두께가 감소하고 라이너산화막을 증착하는 공정이 생략함으로써 갭필 마진이 증가한다. 또한, 제2 라이너질화막을 추가로 형성함으로써 고온의 산화공정시 산소소스로 어택을 당하여 리프레시 타임이 감소하는 현상을 방지할 수 있고, 상기 제2 라이너질화막을 충분히 두껍게 증착함으로써 붕소의 외부유출에 의한 문턱전압이 감소하는 현상 및 HEIP 현상도 개선할 수 있다.

Claims (5)

  1. 셀영역 및 주변회로영역을 갖는 반도체기판 위에 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 반도체기판 내에 트렌치를 형성하는 단계;
    상기 트렌치에 의한 노출면 상에 측벽산화막을 형성하는 단계;
    상기 측벽산화막이 형성된 트렌치 및 반도체 기판 전면에 제1 라이너질화막을 형성하는 단계;
    상기 제1 라이너질화막이 형성된 반도체 기판에 제1 프리히팅을 수행하는 단계;
    상기 제1 라이너질화막 및 반도체 기판 전면에 제1 고밀도 플라즈마 산화막을 형성하는 단계;
    상기 제1 고밀도 플라즈마 산화막 위에 제2 라이너질화막을 형성하는 단계;
    상기 제2 라이너질화막을 포함하는 반도체 기판에 제2 프리히팅을 수행하는 단계;
    상기 트렌치 및 반도체 기판이 매립되도록 제2 고밀도 플라즈마 산화막을 형성하는 단계;
    상기 마스크막패턴의 표면이 노출되도록 상기 제2 고밀도 플라즈마 산화막에 대한 평탄화를 수행하는 단계; 및
    상기 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 마스크막패턴은 패드산화막패턴 및 패드질화막패턴을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  3. 제1항에 있어서, 상기 제1 라이너질화막이 형성된 반도체 기판에 제1 프리히팅을 수행하는 단계는,
    상기 제1 라이너질화막이 형성된 반도체 기판을 플라즈마설비에 로딩하는 단계; 및
    상기 플라즈마 설비 내에 산소가스와 헬륨가스를 공급하여 플라즈마를 형성한 후 제1 프리히팅공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 측벽산화막은 30-50Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 제2 라이너질화막은 50-70Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
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