CN117832159A - 一种半导体结构的制备方法以及半导体结构 - Google Patents
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Abstract
本公开实施例公开了一种半导体结构的制备方法以及半导体结构，其中，所述半导体结构的制备方法包括：提供衬底，所述衬底包括单元阵列区和外围电路区；所述外围电路区包括有源区和隔离区，所述隔离区包括第一介质层，所述第一介质层包裹所述有源区的侧壁；刻蚀去除部分所述第一介质层；对所述有源区进行快速热氧化工艺，以在所述有源区上形成第一氧化层。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法以及半导体结构。
背景技术
随着超大规模集成电路技术的迅速发展，半导体器件的尺寸在不断减小，但是半导体器件的持续减小导致NMOS晶体管或PMOS晶体管上产生更高的电场，沟道处产生热载流子效应导致IOFF(Off State Current，闭态漏电流)验证，在低功耗DRAM器件中，为了满足待机电流标准，提高HEIP(Hot Electron Induced Punch through，热电子感应穿透)的抗干扰能力是必不可少的。
发明内容
有鉴于此，本公开实施例提供一种半导体结构的制备方法以及半导体结构。
根据本公开实施例的第一方面，提供了一种半导体结构的制备方法，所述方法包括：
提供衬底，所述衬底包括单元阵列区和外围电路区；所述外围电路区包括有源区和隔离区，所述隔离区包括第一介质层，所述第一介质层包裹所述有源区的侧壁；
刻蚀去除部分所述第一介质层；
对所述有源区进行快速热氧化工艺，以在所述有源区上形成第一氧化层。
在一些实施例中，所述刻蚀去除部分所述第一介质层，包括：
刻蚀去除部分所述第一介质层，使所述第一介质层的表面低于所述有源区的表面；其中，所述第一介质层的表面与所述有源区的表面的高度差的范围为10nm～20nm。
在一些实施例中，所述方法还包括：
在形成第一氧化层后，在所述第一氧化层和所述隔离区上形成第二氧化层。
在一些实施例中，所述外围电路区包括第一区域和第二区域，所述第一区域包括第一子区域和第二子区域，所述第二区域包括第三子区域和第四子区域；
在形成第二氧化层后，所述方法还包括：图案化所述第二氧化层，开口处露出所述第二子区域，以所述第一氧化层和所述第二氧化层为掩膜，刻蚀去除所述第二子区域上的所述第二氧化层和所述第一氧化层，以暴露出所述第二子区域上的所述衬底；
在所述第二子区域的有源区上形成锗硅层。
在一实施例中，所述方法还包括：
在形成锗硅层后，刻蚀去除所述第三子区域和所述第四子区域上的所述第一氧化层和所述第二氧化层，以暴露出所述第三子区域和所述第四子区域上的所述衬底；
在所述第三子区域和所述第四子区域的有源区上形成第一栅极介质层。
在一实施例中，所述方法还包括：
在形成第一栅极介质层后，刻蚀去除所述第一子区域上的所述第一氧化层和所述第二氧化层，以暴露所述第一子区域上的所述衬底；
在所述第一子区域上和所述第二子区域的所述锗硅层上形成第二栅极介质层。
在一实施例中，所述第二栅极介质层的厚度小于所述第一栅极介质层的厚度。
在一实施例中，所述方法还包括：
在形成第二栅极介质层后，在所述第一栅极介质层和所述第二栅极介质层上形成栅极结构；其中，
所述第一栅极介质层、所述第二栅极介质层和所述栅极结构覆盖所述有源区高于所述第一介质层的部分侧壁。
在一实施例中，采用原子层沉积的方法形成所述第二氧化层、所述第一栅极介质层和所述第二栅极介质层。
在一实施例中，所述方法还包括：
在刻蚀去除部分所述第一介质层之前，在所述单元阵列区和所述外围电路区上形成依次堆叠的第一绝缘层、第二绝缘层和第三绝缘层，其中，所述第一绝缘层和第三绝缘层的材料包括氧化物，所述第二绝缘层的材料包括氮化物；
刻蚀去除所述外围电路区上的所述第一绝缘层、所述第二绝缘层和所述第三绝缘层。
在一实施例中，所述第一子区域中有源区为P型掺杂区，用于形成第一N型晶体管，所述第二子区域中有源区为N型掺杂区，用于形成第一P型晶体管，所述第三子区域中有源区为P型掺杂区，用于形成第二N型晶体管，所述第四子区域中有源区为N型掺杂区，用于形成第二P型晶体管。
在一实施例中，所述第一介质层的材料包括氮化硅。
根据本公开实施例的第二方面，提供了一种半导体结构，应用上述任一项实施例中所述的制备方法制备形成，所述半导体结构包括：
衬底，所述衬底包括单元阵列区和外围电路区；所述外围电路区包括有源区和隔离区，所述隔离区包括第一介质层，所述第一介质层包裹所述有源区的侧壁；
所述第一介质层表面低于所述有源区表面；
所述有源区的栅极介质层与栅极结构覆盖所述有源区高于所述第一介质层的部分侧壁。
在一实施例中，所述外围电路区包括第一区域和第二区域，所述第一区域包括第一子区域和第二子区域，所述第二区域包括第三子区域和第四子区域；
所述半导体结构还包括：锗硅层，位于所述第二子区域的有源区上；
所述栅极介质层包括第一栅极介质层和第二栅极介质层，所述第一栅极介质层，位于所述第三子区域和所述第四子区域的有源区上；第二栅极介质层，位于所述第一子区域上和所述第二子区域的所述锗硅层上。
在一实施例中，所述第二栅极介质层的厚度小于所述第一栅极介质层的厚度。
本公开实施例中，通过在刻蚀去除部分第一介质层后，对有源区进行快速热氧化工艺，以修复在刻蚀第一介质层的过程中，被损伤的有源区的表面。同时对有源区进行快速热氧化工艺，也优化了回刻蚀第一介质层的工艺方法，提高晶体管HEIP的抗干扰能力，提高工艺稳定性。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的流程示意图；
图2a至2i为本公开实施例提供的半导体结构在制备过程中的结构示意图；
图3为图2i中虚线圆框处的放大图；
图4为本公开实施例提供的半导体结构的俯视图；
图5为沿图4中虚线A-A’方向的剖视图。
附图标记说明：
10-衬底；11-有源区；12-隔离区；121-第一介质层；13-第一区域；131-第一子区域；132-第二子区域；14-第二区域；141-第三子区域；142-第四子区域；
20-第一氧化层；
30-第二氧化层；
40-锗硅层；
51-第一栅极介质层；52-第二栅极介质层；
61-第一绝缘层；62-第二绝缘层；63-第三绝缘层；
70-字线；71-绝缘层；72-导电层；73-盖层；
80-栅极结构。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
在形成高介电金属栅极(HKMG)的工艺过程中，由于氧化层用气态HF清洗增多，导致NMOS晶体管和PMOS晶体管的浅沟槽隔离结构(STI)的凹坑深度不均，沉积金属栅极的连续性不好，导致栅极漏电流大。
浅沟槽隔离结构(STI)为绝缘材质，通常采用氧化硅-氮化硅-氧化硅组成常规的浅沟槽隔离结构(STI)制备工艺中，需在浅沟槽表面和有源区表面沉积绝缘材料，再去除沉积于有源区表面的绝缘材料，为避免有源区在绝缘材料去除过程中受到损伤，需先在有源区表面沉积保护层，再对绝缘材料进行回刻蚀，再去除有源区表面的保护层，工艺繁琐且制备得到的绝缘材料稳定性差。所制备的绝缘材料与有源区表面齐平，但在有源区和浅沟槽隔离结构的边缘处且位于栅极结构覆盖的区域下方，电子会聚集在绝缘材料氮化硅的上端，空穴在有源区边缘积累耗尽，导致晶体管的阈值电压降低，而维持晶体管关断状态的电流增加，导致晶体管的耗能增加，HEIP(Hot Electron Induced Punch through，热电子感应穿透)的抗干扰能力降低。
基于此，本公开实施例提供了一种半导体结构的制备方法，具体请参见附图1，如图所示，所述方法包括以下步骤。
步骤101：提供衬底，所述衬底包括单元阵列区和外围电路区；所述外围电路区包括有源区和隔离区，所述隔离区包括第一介质层，所述第一介质层包裹所述有源区的侧壁；
步骤102：刻蚀去除部分所述第一介质层；
步骤103：对所述有源区进行快速热氧化工艺，以在所述有源区上形成第一氧化层。
本公开实施例中，通过在刻蚀去除部分第一介质层后，对有源区进行快速热氧化工艺，以修复在刻蚀第一介质层的过程中，被损伤的有源区的表面。同时对有源区进行快速热氧化工艺，也优化了回刻蚀第一介质层的工艺方法，提高晶体管HEIP的抗干扰能力，提高工艺稳定性。
下面结合具体实施例对本公开实施例提供的半导体结构的制备方法再作进一步详细的说明。
图2a至2i为本公开实施例提供的半导体结构在制备过程中的结构示意图。
首先，参见图2a，执行步骤101，提供衬底10，所述衬底10包括单元阵列区和外围电路区；所述外围电路区包括有源区11和隔离区12，所述隔离区12包括第一介质层121，所述第一介质层121包裹所述有源区11的侧壁。
在一实施例中，所述衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述隔离区12将所述衬底10限定为多个分立的有源区11。所述隔离区12的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
在一实施例中，所述隔离区12为浅沟槽隔离结构。
如图2a所示，所述单元阵列区的衬底10也可包括有源区11和隔离区12。
所述单元阵列区内形成有字线70。所述字线70包括从下至上依次层叠的绝缘层71、导电层72和盖层73。其中，所述绝缘层71和所述盖层73的材料可以相同，具体地，所述绝缘层71和所述盖层73的材料包括但不限于氧化物、氮化物及氮氧化物等。但不限于此，所述绝缘层71和所述盖层73的材料也可以不同，具体可根据实际需求进行选择。所述导电层72的材料可以包括但不限于多晶硅层、金属硅化物或金属层等。
在单元阵列区的有源区11中还包括位于字线70两侧的第一掺杂区和第二掺杂区(图中未标识)，所述第一掺杂区和所述第二掺杂区与字线70构成单元阵列区的晶体管。
单元阵列区的有源区11、隔离区12和晶体管均在外围电路区晶体管结构形成之前制备完成，避免外围电路区晶体管结构制备过程中对单元阵列区的结构产生影响。
参见图2a和图2b，所述方法还包括：在刻蚀去除部分所述第一介质层121之前，在所述单元阵列区和所述外围电路区上形成依次堆叠的第一绝缘层61、第二绝缘层62和第三绝缘层63，第一绝缘层61、第二绝缘层62和第三绝缘层63填充于隔离沟槽中形成隔离区，第二绝缘层62即为第一介质层。其中，所述第一绝缘层61和第三绝缘层63的材料包括氧化物，所述第二绝缘层62的材料包括氮化物；
刻蚀去除所述外围电路区上的所述第一绝缘层61、所述第二绝缘层62和所述第三绝缘层63。
具体地，如图2a所示，在形成所述隔离区12的过程中，同步形成所述第一绝缘层61、所述第二绝缘层62和所述第三绝缘层63。
在实际操作中，图案化外围区衬底，先刻蚀部分外围区衬底，形成隔离沟槽，接着，在隔离沟槽内依次沉积氧化物层、氮化物层和氧化物层，同时在衬底表面形成第一绝缘层、第二绝缘层和第三绝缘层。采用上述方法形成第一绝缘层、第二绝缘层和第三绝缘层后，不需要在有源区表面沉积保护层，也不需要多次清洗氧化层。
所述第一绝缘层61、所述第二绝缘层62和所述第三绝缘层63可用于保护所述单元阵列区在后续工艺执行的过程中不被损伤。
在一些实施例中，所述第一绝缘层61的材料可以与所述第三绝缘层63的材料相同。在其他一些实施例中，所述第一绝缘层61的材料也可以与所述第三绝缘层63的材料不相同。
在一具体实施例中，所述第一绝缘层61和所述第三绝缘层63的材料可以包括但不限于SiO2，所述第二绝缘层62的材料可以包括但不限于SiN。
继续参见图2a，所述外围电路区包括第一区域13和第二区域14，所述第一区域13包括第一子区域131和第二子区域132，所述第二区域14包括第三子区域141和第四子区域142。
如图2a所示，所述第一子区域131和所述第二子区域132邻近设置，所述第三子区域141和所述第四子区域142邻近设置。但不限于此，所述第一子区域131、所述第二子区域132、所述第三子区域141和所述第四子区域142之间可以任意排布，且第一子区域131、第二子区域132、第三子区域141和第四子区域142之间可以设置有其他区域。
在一实施例中，所述第一子区域131中有源区为P型掺杂区，用于形成第一N型晶体管，所述第二子区域132中有源区为N型掺杂区，用于形成第一P型晶体管，所述第三子区域141中有源区为P型掺杂区，用于形成第二N型晶体管，所述第四子区域142中有源区为N型掺杂区，用于形成第二P型晶体管。
接着，参见图2c，执行步骤102，刻蚀去除部分所述第一介质层121。
所述刻蚀工艺可以为干法刻蚀工艺或湿法刻蚀工艺。
具体地，可以使用H3PO4化学剂去除部分第一介质层，但是因为不同浓度H3PO4下，隔离区12中第一绝缘层61、第三绝缘层63和第二绝缘层62的刻蚀选择比不同，本实施例使用H3PO4的浓度大于50％，能够对氮化物材料第二绝缘层62具有较高的刻蚀速率，在刻蚀时间小于20s下，形成第一介质层121表面低于隔离区12的第三绝缘层63和有源区11表面。
本实施例中，对第一介质层进行回刻蚀，可以减小第一介质层与有源区中沟道区的相对面积，甚至第一介质层与有源区不具有重合区域。避免在晶体管沟道开启后，电子会积累在第一介质层顶端，沟道区与第一介质层相对面上积累与电子对应的空穴，导致晶体管的消耗电流增加此时减小第一介质层和沟道区的相对面积，避免了这种情况发生。
所述第一介质层121的材料包括氮化硅。
在一实施例中，所述刻蚀去除部分所述第一介质层121，包括：
刻蚀去除部分所述第一介质层121，使所述第一介质层121的表面低于所述有源区11的表面；其中，所述第一介质层121的表面与所述有源区11的表面的高度差的范围为10nm～20nm。
接着，参见图2d，执行步骤103，对所述有源区11进行快速热氧化工艺，以在所述有源区11上形成第一氧化层20。
具体地，是对所述外围电路区上的有源区进行快速热氧化工艺。
在刻蚀去除部分第一介质层后，因为有源区表面会存在损伤，因此对有源区进行快速热氧化工艺，可以修复有源区被损伤的表面。同时形成的第一氧化层也可以作为后续沉积锗硅层时的掩膜层。
在一实施例中，所述第一氧化层20的厚度范围为20A～40A。
因为第一氧化层是通过对有源区的表面进行热氧化工艺形成，因此，如果生长的第一氧化层的厚度太厚，会消耗过多的有源区，影响离子注入的浓度。
接着，参见图2e，所述方法还包括：在形成第一氧化层20后，在所述第一氧化层20和所述隔离区12上形成第二氧化层30。
所述第二氧化层30的形成可以使用一种或多种薄膜沉积工艺形成；所述多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一具体实施例中，可以采用原子层沉积的方法形成所述第二氧化层30。
具体地，所述原子层沉积可以是等离子体增强原子层沉积(PEALD)或热原子层沉积(Thermal ALD)。通过向反应腔室内通入含硅气体(如硅烷(SiH4)或正硅酸乙酯(TEOS)等)及含氧(如氧气)气体，在不高于1000℃的温度下，所述含硅气体和所述含氧气体相互反应生成所述第二氧化层。所述原子层沉积工艺的沉积参数可控性较高，因此，采用该沉积工艺形成的所述第二氧化层的厚度可以得到较精准的控制。
所述第二氧化层30也可作为后续沉积锗硅层时的掩膜层。
接着，参见图2f，在形成第二氧化层30后，所述方法还包括：图案化所述第二氧化层30，图案开口处露出所述第二子区域132，以所述第一氧化层20和所述第二氧化层30为掩膜，刻蚀去除所述第二子区域132上的所述第二氧化层30和所述第一氧化层20，以暴露出所述第二子区域132上的所述衬底10；
在所述第二子区域132的有源区11上形成锗硅层40。
本实施例中，在第二子区域的有源区上形成锗硅层可用于改善后续形成在所述第二子区域上的半导体器件的载流子迁移率，调节半导体器件的阈值电压等参数，从而可以提高器件的电性能。
在实际操作中，所述锗硅层40可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合，还可通过外延生长工艺形成。
接着，参见图2g，所述方法还包括：在形成锗硅层40后，刻蚀去除所述第三子区域141和所述第四子区域142上的所述第一氧化层20和所述第二氧化层30，以暴露出所述第三子区域141和所述第四子区域142上的所述衬底10；
在所述第三子区域141和所述第四子区域142的有源区上形成第一栅极介质层51。
所述第一栅极介质层51的材料可以为氧化物层，比如：氧化硅、氮氧化硅、等。但不限于此，其他绝缘材料也可以作为第一栅极介质层51的材料使用。
在实际操作中，第一栅极介质层51覆盖外围区和阵列区表面，所述第一栅极介质层51可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一具体实施例中，可以采用原子层沉积的方法形成第一栅极介质层51。
具体地，所述原子层沉积可以是等离子体增强原子层沉积(PEALD)或热原子层沉积(Thermal ALD)。通过向反应腔室内通入含硅气体(如硅烷(SiH4)或正硅酸乙酯(TEOS)等)及含氧(如氧气)气体，在不高于1000℃的温度下，所述含硅气体和所述含氧气体相互反应生成所述第一栅极介质层。所述原子层沉积工艺的沉积参数可控性较高，因此，采用该沉积工艺形成的所述第一栅极介质层的厚度可以得到较精准的控制。而不同厚度的栅极介质层对应不同阈值电压需要，因此对第一栅极介质层的厚度有一定的要求，而采用原子层沉积工艺可以得到比较精准的厚度的第一栅极介质层。
接着，参见图2h，所述方法还包括：在形成第一栅极介质层51后，刻蚀去除所述第一子区域131上的所述第一氧化层20和所述第二氧化层30，以暴露所述第一子区域131上的所述衬底；
在所述第一子区域131上和所述第二子区域132的所述锗硅层40上形成第二栅极介质层52。
所述第二栅极介质层52的材料可以为氧化物层，比如：氧化硅、氮氧化硅等。但不限于此，其他绝缘材料也可以作为第二栅极介质层52的材料使用。
在实际操作中，在第三子区域141和第四子区域142的第一栅极介质层51表面设置掩膜层，依次去除所述第一子区域131和第二子区域132表面的第一栅极介质层51、第一氧化层20和所述第二氧化层30，在第一子区域131和第二子区域132的衬底表面形成第二栅极介质层52，去除第三子区域141和第四子区域142表面的掩膜层。所述第二栅极介质层52可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一具体实施例中，可以采用原子层沉积的方法形成所述第二栅极介质层52。
采用原子层沉积的方法形成第二栅极介质层的原因与形成第一栅极介质层的原因一样，可以得到比较精准的厚度的第二栅极介质层。
在一实施例中，所述第二栅极介质层52的厚度小于所述第一栅极介质层51的厚度。
根据最终形成在所述第一区域13和所述第二区域14中器件的电性参数或其他参数的要求差异，所述第一栅极介质层51的厚度可以与所述第二栅极介质层52的厚度不同，在本公开实施例中，所述第二栅极介质层52的厚度小于所述第一栅极介质层51的厚度，如图2h所示。如此，形成在所述第一区域内的器件可以实现较小的等效氧化层厚度(EOT)，以及更低的阈值电压控制。
接着，参见图2i，所述方法还包括：在形成第二栅极介质层52后，在所述第一栅极介质层51和所述第二栅极介质层52上形成栅极结构80；其中，
所述第一栅极介质层51、所述第二栅极介质层52和所述栅极结构80覆盖所述有源区11高于所述第一介质层121的部分侧壁。
图3为图2i中虚线圆框处的放大图，需要解释的的，图3虽然为第四子区域的放大图，但是第一子区域、第二子区域和第三子区域在虚线圆框处的结构与第四子区域相同。
如图3所示，所述第一栅极介质层51和所述栅极结构80会覆盖所述第一介质层121回刻蚀后形成的凹陷中，如此，栅极结构覆盖有源区高于第一介质层的部分侧壁，可以增加栅极结构与有源区的接触面积，降低晶体管的阈值电压，减少晶体管的耗能。
在实际操作中，在外围电路区上依次沉积高k介质层、导电层和栅极掩膜层，图案化栅极掩膜层，依次去除未被栅极掩膜层覆盖的导电层、高k介质层、第一栅极介质层51和第二栅极介质层52，导电层形成外围区晶体管的栅极结构，高k介质层与第一栅极介质层51形成位于第一区域13的晶体管栅氧层，高k介质层与第二栅极介质层52形成位于第二区域14的晶体管栅氧层。
在一实施例中，还可以在所述单元阵列区内形成位线结构(未图示)。
本公开实施例还提供了一种半导体结构，图4为本公开实施例提供的半导体结构的俯视图，图5为沿图4中虚线A-A’方向的剖视图，需要解释的是，图4为其中一个子区域的俯视图，其他子区域的俯视图与图4相同。
如图4和图5所示，所述半导体结构应用上述任一实施例中所述的制备方法制备形成，所述半导体结构包括：
衬底10，所述衬底10包括单元阵列区和外围电路区；所述外围电路区包括有源区11和隔离区12，所述隔离区12包括第一介质层121，所述第一介质层121包裹所述有源区11的侧壁；
所述第一介质层121表面低于所述有源区11表面；
所述有源区11的栅极介质层与栅极结构80覆盖所述有源区11高于所述第一介质层121的部分侧壁。
本公开实施例中，可以减小第一介质层与沟道区的相对面积，甚至不具有重合区域，避免电子积累在第一介质层顶端，提高晶体管HEIP抗干扰能力。同时栅极结构覆盖有源区高于第一介质层的部分侧壁，可以增加栅极结构与有源区的接触面积，降低晶体管的阈值电压，减少晶体管的耗能。
在一实施例中，所述衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述隔离区12将所述衬底10限定为多个分立的有源区11。所述隔离区12的材料可以包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氮氧化物(例如硅氮氧化物)中的一种或多种。
在一实施例中，所述隔离区12为浅沟槽隔离结构。
如图5所示，所述单元阵列区的衬底10也可包括有源区11和隔离区12。
所述单元阵列区内形成有字线70。所述字线70包括从下至上依次层叠的绝缘层71、导电层72和盖层73。其中，所述绝缘层71和所述盖层73的材料可以相同，具体地，所述绝缘层71和所述盖层73的材料包括但不限于氧化物、氮化物及氮氧化物等。但不限于此，所述绝缘层71和所述盖层73的材料也可以不同，具体可根据实际需求进行选择。所述导电层72的材料可以包括但不限于多晶硅层、金属硅化物或金属层等。
在单元阵列区的有源区11中还包括位于字线70两侧的第一掺杂区和第二掺杂区(图中未标识)，所述第一掺杂区和所述第二掺杂区与字线70构成单元阵列区的晶体管。
单元阵列区的有源区11、隔离区12和晶体管均在外围电路区晶体管结构形成之前制备完成，避免外围电路区晶体管结构制备过程中对单元阵列区的结构产生影响。
在一实施例中，如图4所示，所述栅极结构80，以及位于所述栅极结构80下方的第一栅极介质层51或第二栅极介质层52横跨有源区11和隔离区12。
在一实施例中，所述半导体结构还包括：位于所述单元阵列区的衬底10上的依次层叠的第一绝缘层61、第二绝缘层62和第三绝缘层63，其中，所述第一绝缘层61和第三绝缘层63的材料包括氧化物，所述第二绝缘层62的材料包括氮化物。
所述第一绝缘层61、所述第二绝缘层62和所述第三绝缘层63可用于保护所述单元阵列区在后续工艺执行的过程中不被损伤。
在一些实施例中，所述第一绝缘层61的材料可以与所述第三绝缘层63的材料相同。在其他一些实施例中，所述第一绝缘层61的材料也可以与所述第三绝缘层63的材料不相同。
在一具体实施例中，所述第一绝缘层61和所述第三绝缘层63的材料可以包括但不限于SiO2，所述第二绝缘层62的材料可以包括但不限于SiN。
在一实施例中，所述第一介质层121的表面低于所述有源区11的表面，其中，所述第一介质层121的表面与所述有源区11的表面的高度差的范围为10nm～20nm。
在一实施例中，所述外围电路区包括第一区域13和第二区域14，所述第一区域13包括第一子区域131和第二子区域132，所述第二区域包括第三子区域141和第四子区域142；
所述半导体结构还包括：锗硅层40，位于所述第二子区域132的有源区11上；
所述栅极介质层包括第一栅极介质层51和第二栅极介质层52，所述第一栅极介质层51，位于所述第三子区域141和所述第四子区域142的有源区11上；第二栅极介质层52，位于所述第一子区域131上和所述第二子区域132的所述锗硅层40上。
在一实施例中，所述第一子区域131中有源区为P型掺杂区，用于形成第一N型晶体管，所述第二子区域132中有源区为N型掺杂区，用于形成第一P型晶体管，所述第三子区域141中有源区为P型掺杂区，用于形成第二N型晶体管，所述第四子区域142中有源区为N型掺杂区，用于形成第二P型晶体管。本实施例中，在第二子区域的有源区上形成锗硅层可用于改善后续形成在所述第二子区域上的半导体器件的载流子迁移率，调节半导体器件的阈值电压等参数，从而可以提高器件的电性能。
所述第一栅极介质层51和所述第二栅极介质层52的材料可以为氧化物层，比如：氧化硅、氮氧化硅等。但不限于此，其他绝缘材料也可以作为第一栅极介质层51和第二栅极介质层52的材料使用。
在一实施例中，所述第二栅极介质层52的厚度小于所述第一栅极介质层51的厚度。
根据最终形成在所述第一区域13和所述第二区域14中器件的电性参数或其他参数的要求差异，所述第一栅极介质层51的厚度可以与所述第二栅极介质层52的厚度不同，在本公开实施例中，所述第二栅极介质层52的厚度小于所述第一栅极介质层51的厚度，如图5所示。如此，形成在所述第一区域内的器件可以实现较小的等效氧化层厚度(EOT)，以及更低的阈值电压控制。
在一实施例中，所述半导体结构还可以包括：位于所述单元阵列区内的位线结构(未图示)。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括单元阵列区和外围电路区；所述外围电路区包括有源区和隔离区，所述隔离区包括第一介质层，所述第一介质层包裹所述有源区的侧壁；
刻蚀去除部分所述第一介质层；
对所述有源区进行快速热氧化工艺，以在所述有源区上形成第一氧化层。
2.根据权利要求1所述的方法，其特征在于，
所述刻蚀去除部分所述第一介质层，包括：
刻蚀去除部分所述第一介质层，使所述第一介质层的表面低于所述有源区的表面；其中，所述第一介质层的表面与所述有源区的表面的高度差的范围为10nm～20nm。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成第一氧化层后，在所述第一氧化层和所述隔离区上形成第二氧化层。
4.根据权利要求3所述的方法，其特征在于，
所述外围电路区包括第一区域和第二区域，所述第一区域包括第一子区域和第二子区域，所述第二区域包括第三子区域和第四子区域；
在形成第二氧化层后，所述方法还包括：图案化所述第二氧化层，开口处露出所述第二子区域，以所述第一氧化层和所述第二氧化层为掩膜，刻蚀去除所述第二子区域上的所述第二氧化层和所述第一氧化层，以暴露出所述第二子区域上的所述衬底；
在所述第二子区域的有源区上形成锗硅层。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
在形成锗硅层后，刻蚀去除所述第三子区域和所述第四子区域上的所述第一氧化层和所述第二氧化层，以暴露出所述第三子区域和所述第四子区域上的所述衬底；
在所述第三子区域和所述第四子区域的有源区上形成第一栅极介质层。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
在形成第一栅极介质层后，刻蚀去除所述第一子区域上的所述第一氧化层和所述第二氧化层，以暴露所述第一子区域上的所述衬底；
在所述第一子区域上和所述第二子区域的所述锗硅层上形成第二栅极介质层。
7.根据权利要求6所述的方法，其特征在于，
所述第二栅极介质层的厚度小于所述第一栅极介质层的厚度。
8.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在形成第二栅极介质层后，在所述第一栅极介质层和所述第二栅极介质层上形成栅极结构；其中，
所述第一栅极介质层、所述第二栅极介质层和所述栅极结构覆盖所述有源区高于所述第一介质层的部分侧壁。
9.根据权利要求6所述的方法，其特征在于，
采用原子层沉积的方法形成所述第二氧化层、所述第一栅极介质层和所述第二栅极介质层。
10.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在刻蚀去除部分所述第一介质层之前，在所述单元阵列区和所述外围电路区上形成依次堆叠的第一绝缘层、第二绝缘层和第三绝缘层，其中，所述第一绝缘层和第三绝缘层的材料包括氧化物，所述第二绝缘层的材料包括氮化物；
刻蚀去除所述外围电路区上的所述第一绝缘层、所述第二绝缘层和所述第三绝缘层。
11.根据权利要求4所述的方法，其特征在于，
所述第一子区域中有源区为P型掺杂区，用于形成第一N型晶体管，所述第二子区域中有源区为N型掺杂区，用于形成第一P型晶体管，所述第三子区域中有源区为P型掺杂区，用于形成第二N型晶体管，所述第四子区域中有源区为N型掺杂区，用于形成第二P型晶体管。
12.根据权利要求1所述的方法，其特征在于，
所述第一介质层的材料包括氮化硅。
13.一种半导体结构，其特征在于，应用上述权利要求1-12中任一项所述的制备方法制备形成，所述半导体结构包括：
衬底，所述衬底包括单元阵列区和外围电路区；所述外围电路区包括有源区和隔离区，所述隔离区包括第一介质层，所述第一介质层包裹所述有源区的侧壁；
所述第一介质层表面低于所述有源区表面；
所述有源区的栅极介质层与栅极结构覆盖所述有源区高于所述第一介质层的部分侧壁。
14.根据权利要求13所述的半导体结构，其特征在于，
所述外围电路区包括第一区域和第二区域，所述第一区域包括第一子区域和第二子区域，所述第二区域包括第三子区域和第四子区域；
所述半导体结构还包括：锗硅层，位于所述第二子区域的有源区上；
所述栅极介质层包括第一栅极介质层和第二栅极介质层，所述第一栅极介质层，位于所述第三子区域和所述第四子区域的有源区上；第二栅极介质层，位于所述第一子区域上和所述第二子区域的所述锗硅层上。
15.根据权利要求14所述的半导体结构，其特征在于，
所述第二栅极介质层的厚度小于所述第一栅极介质层的厚度。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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