CN112185890B - 一种半导体器件制备方法以及半导体器件 - Google Patents
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Abstract
本发明公开了一种半导体器件制备方法以及半导体器件，通过在衬底上形成导电堆叠层，在第一温度下沉积覆盖导电堆叠层的第一绝缘介质层，先图形化衬底外围电路区的第一绝缘介质层和导电堆叠层，以形成栅极结构，并对第一绝缘介质层、导电堆叠层、栅极结构和衬底进行热处理；再以大于第一温度的第二温度沉积第二绝缘介质层，第二绝缘介质层至少覆盖位于单元阵列区的第一绝缘介质层，对单元阵列区的第一绝缘介质层和第二绝缘介质层图形化，以图形化后的第一绝缘介质层和第二绝缘介质层作为掩模，刻蚀导电堆叠层，以在单元阵列区形成位线结构。该方法有利于形成垂直轮廓的位线结构提高半导体器件的性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件制备方法以及半导体器件。
背景技术
随着技术的发展，提高了半导体器件的集中程度，半导体器件的关键尺寸缩小。在制备半导体器件如存储器件时，较小的关键尺寸会致使无法同时形成存储器件中位于单元阵列区的位线结构以及位于外围电路区的栅极结构，通常是先对外围电路区图形化以形成栅极结构，此时会使用一层绝缘介质层作为阻挡层保护该步骤不需要图形化的单元阵列区结构层，在完成外围电路区的栅极结构之后，再在该绝缘介质层上沉积至少一层绝缘介质层，通过由前述所有绝缘介质层形成的多层结构作为掩模刻蚀单元阵列区结构形成位线。
由于在形成栅极结构之后、沉积第二绝缘介质层之前，会对整个半导体结构进行快速热退火，会导致单元阵列区用作掩模的多层结构中的绝缘介质层之间处理条件不同，导致后续蚀刻时上述多层绝缘介质层的刻蚀速率不同，容易形成锥形轮廓的掩模结构，进而影响位线的轮廓。
发明内容
本发明要解决的技术问题是：如何在先形成外围电路区的栅极结构再以已沉积的多层结构作为掩模形成单元阵列区位线结构的过程中，提高对位线关键尺寸的控制。
为解决上述技术问题，本发明提供了一种半导体器件制备方法以及半导体器件。
本发明的第一个方面，提供了一种半导体器件制备方法，其包括：
在衬底上形成导电堆叠层，所述衬底包括单元阵列区和外围电路区；
在第一温度下沉积覆盖所述导电堆叠层的第一绝缘介质层；
图形化所述外围电路区的所述第一绝缘介质层和所述导电堆叠层，以形成栅极结构；
对所述第一绝缘介质层、所述导电堆叠层、所述栅极结构和所述衬底进行热
处理；
在第二温度下沉积第二绝缘介质层，所述第二绝缘介质层至少覆盖位于所述单元阵列区的所述第一绝缘介质层，其中，所述第二温度大于所述第一温度；
对所述单元阵列区的所述第一绝缘介质层和所述第二绝缘介质层图形化；
以图形化后的所述第一绝缘介质层和所述第二绝缘介质层作为掩模，刻蚀所述导电堆叠层，以在所述单元阵列区形成位线结构。
可选的，所述半导体器件制备方法，还包括：
刻蚀部分所述衬底，形成延伸至所述衬底的有源区内的位线接触孔；
沉积覆盖所述位线接触孔的导电材料，以形成位线接触塞。
可选的，所述形成栅极结构之后，所述半导体器件制备方法还包括：
沉积第三绝缘介质层，所述第三绝缘介质层随形覆盖位于所述外围电路区的所述衬底和所述栅极结构。
可选的，在第二温度下沉积第二绝缘介质层，所述第二绝缘介质层至少覆盖位于所述单元阵列区的所述第一绝缘介质层，包括：
在第二温度下沉积所述第二绝缘介质层，所述第二绝缘介质层覆盖位于所述单元阵列区的所述第一绝缘介质层以及位于所述外围电路区的所述第三绝缘介质层。
可选的，所述沉积第三绝缘介质层之后，所述半导体器件制备方法还包括：在所述第三绝缘介质层上形成旁路导电层；
在第二温度下沉积第二绝缘介质层，所述第二绝缘介质层至少覆盖位于所述单元阵列区的所述第一绝缘介质层，包括：
在第二温度下沉积所述第二绝缘介质层，所述第二绝缘介质层覆盖位于所述单元阵列区的所述第一绝缘介质层以及位于所述外围电路区的所述旁路导电层。
可选的，所述第一温度的范围为300℃至450℃，所述第二温度的范围为500℃至650℃。
可选的，对所述第一绝缘介质层、所述导电堆叠层、所述栅极结构和所述衬底进行热处理，包括：在第三温度下对所述第一绝缘介质层、所述导电堆叠层、所述栅极结构和所述衬底进行热处理，其中，所述第三温度大于所述第二温度。
本发明的第二个方面，提供了一种半导体器件，所述半导体器件利用如上所述的半导体器件制备方法制备，包括：
衬底，所述衬底包括单元阵列区和外围电路区；
位于所述单元阵列区的位线结构，所述位线结构包括导电堆叠层、位于所述导电堆叠层上的第一绝缘介质层以及位于所述第一绝缘介质层上的第二绝缘介质层。
可选的，所述位线结构包括导电堆叠层，所述导电堆叠层包括：位于所述衬底的有源区内的第一导电堆叠层和位于所述衬底上并与所述第一导电堆叠层上表面接触的第二导电堆叠层。
可选的，所述半导体器件还包括：位于所述外围电路区的栅极结构、覆盖所述栅极结构的第三绝缘介质层以及位于所述第三绝缘介质层上的第二绝缘介质层。
可选的，所述半导体器件还包括：位于所述外围电路区的栅极结构、覆盖所述栅极结构的第三绝缘介质层、位于所述第三绝缘介质层上的旁路导电层以及位于所述旁路导电层上的第二绝缘介质层。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明的半导体器件制备方法以及半导体器件，该方法在衬底10上形成导电堆叠层11，其中衬底10包括单元阵列区和外围电路区，在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12，先图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极，并对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理；再以大于第一温度的第二温度沉积第二绝缘介质层13，第二绝缘介质层13至少覆盖位于单元阵列区的第一绝缘介质层12，对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化，以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。该方法通过采用大于第一温度的第二温度沉积第二绝缘介质层13，减小了第二绝缘介质层13和经热处理后的第一绝缘介质层12之间的致密性差异，在对第一绝缘介质层12和第二绝缘介质层13图形化后，有利于形成垂直轮廓的掩模结构。将由图形化后的第一绝缘介质层12和第二绝缘介质层13组成的掩模结构作为掩模，对导电堆叠层11进行刻蚀，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了示出了一种位线剖面结构的扫描电子显微镜图；
图2示出了本发明实施例提供的一种半导体器件制备方法的流程示意图；
图3至8图示出了本发明实施例一提供的半导体器件制备过程中各步骤对应的剖面结构示意图；
图9示出了本发明实施例提供的另一种半导体器件制备方法的流程示意图；
图10示出了本发明实施例提供的形成有位线接触孔14的衬底10剖面结构示意图；
图11示出了本发明实施例提供的形成有位线接触塞14’的衬底10剖面结构示意图；
图12示出了采用本发明实施例二提供的半导体器件制备方法制成的半导体器件的剖面结构示意图；
图13示出了本发明实施例提供的一种半导体器件制备方法的流程示意图；
图14示出了采用本发明实施例三提供的半导体器件制备方法制成的半导体器件的剖面结构示意图；
图15示出了本发明实施例提供的另一种半导体器件制备方法的流程示意图；
图16示出了采用本发明实施例四提供的半导体器件制备方法制成的半导体器件的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
随着技术的发展，提高了半导体器件的集中程度，半导体器件的技术节点缩小，致使制备半导体器件时无法同时形成位于单元阵列区的位线结构以及外围电路区的栅电极。在半导体器件制备过程中，通常需要在导电层上沉积第一绝缘介质层，以该第一绝缘介质层作为单元阵列区的刻蚀阻挡层，先在外围电路区形成栅电极，在形成栅电极过程中需要对导电层进行热处理。之后，至少再沉积一层第二绝缘介质层，通过图案化单元阵列区导电层上的第二绝缘介质层、第一绝缘介质层等多层结构，以图案化后的多层结构为掩蔽刻蚀导电层形成位线。
而在上述基于图案化后的多层结构为掩模刻蚀导电层形成位线的过程中，现有技术中采用相同的温度沉积第一绝缘介质层和第二绝缘介质层，因对第一绝缘介质层进行过热处理，第一绝缘介质层相对于第二绝缘介质层更致密，使在刻蚀过程中第一绝缘介质层和第二绝缘介质层的刻蚀速率存在差别，形成锥形轮廓的掩模结构，进而影响位线的轮廓，具体可参见图1所示，图1示出了一种位线剖面结构的扫描电子显微镜图。
有鉴于此，本发明提供了一种半导体器件制备方法以及半导体器件，该方法在衬底10上形成导电堆叠层11，其中衬底10包括单元阵列区和外围电路区，在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12，先图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极结构，并对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理；再以大于第一温度的第二温度沉积第二绝缘介质层13，第二绝缘介质层13至少覆盖位于单元阵列区的第一绝缘介质层12，对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化，以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。该方法通过采用大于第一温度的第二温度沉积第二绝缘介质层13，减小了第二绝缘介质层13和经热处理后的第一绝缘介质层12之间的致密性差异，在对第一绝缘介质层12和第二绝缘介质层13图形化后，有利于形成垂直轮廓的掩模结构。基于由图形化后的第一绝缘介质层12和第二绝缘介质层13组成的掩模结构作为掩模，对导电堆叠层11进行刻蚀，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
实施例一
参见图2和图3至图8所示，图2示出了本发明实施例提供的一种半导体器件制备方法的流程示意图，图3至图8示出了本发明实施例提供的半导体器件制备过程的剖面结构示意图，半导体器件制备方法包括：
步骤S101：在衬底10上形成导电堆叠层11，衬底10包括单元阵列区和外围电路区。
步骤S102：在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12。
步骤S103：图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极结构。
步骤S104：对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理。
步骤S105：在第二温度下沉积第二绝缘介质层13，第二绝缘介质层13至少覆盖位于单元阵列区的第一绝缘介质层12，其中，第二温度大于第一温度。
步骤S106：对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化。
步骤S107：以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。
步骤S101可以具体为，采用化学气相沉积工艺或者物理气相沉积工艺在衬底10上形成导电堆叠层11。
另外，在形成导电堆叠层11之前，还可以在衬底10上形成接触孔，该接触孔可以延伸至衬底10的有源区，作为一示例，在衬底10上形成导电堆叠层11可以为，先沉积可填充接触孔并在衬底10上表面沉积有一定厚度的导电层，该导电层的上表面水平，再在该导电层上沉积其他导电层以形成导电堆叠层11。其中，该导电堆叠层11可以与衬底10内的有源区连接，具体请参见图3所示。作为另一示例，在形成导电堆叠层11之前还可以在衬底10内形成位线接触塞14’，再在形成有位线接触塞14’的衬底10上形成导电堆叠层11，具体请参见以下实施例二的描述，在实施例一中将基于图3示出的导电堆叠层11为例进行描述。需要说明的是，在接触孔或者位线接触孔14中也可以沉积多种导电材料，形成位于衬底10有源区内的导电堆叠层。
在本发明实施例中，衬底10可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。另外，需要说明的是，在衬底10上还可以覆盖有绝缘层(图中未示出)。
导电堆叠层11可以为由金属、导电金属氮化物、导电金属碳化物、包含金属原子的导体和掺杂后的半导体层中至少两种形成的叠层结构。
在本发明实施例中，步骤S102可以具体为，采用原子层沉积工艺或者化学气相沉积工艺，在第一温度下，沉积覆盖导电堆叠层11的第一绝缘介质层12，参见图4所示。其中，第一绝缘介质层12可以为氮化硅层或氮氧化硅等绝缘材料层。
步骤S103可以具体为，在第一绝缘介质层12上沉积光刻胶层，对光刻胶层进行图形化，基于图形化后的光刻胶层对外围电路区的第一绝缘介质层12和导电堆叠层11进行刻蚀，刻蚀后的导电堆叠层11可以作为栅极结构的栅电极，刻蚀后的第一绝缘介质层12可以作为栅极结构的掩模层，另外，栅极结构还可以包括位于栅电极和掩模层侧壁的绝缘间隔层，参见图5所示。
在本发明实施例中，通过对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理，可以激活栅极结构中的栅电极，提高半导体器件性能，同时，热处理后会使位于单元阵列区的第一绝缘介质层12更加致密。其中，可以在第三温度下对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理，第三温度可以高于第二温度。作为示例，热处理可以采用快速热退火，第三温度的温度范围可以为900℃至1000℃。
步骤S105可以具体为，采用原子层沉积工艺或者化学气相沉积工艺在第二温度下沉积第二绝缘介质层13，参见图6所示，其中，该步骤中采用的沉积工艺可以和上述步骤S102中采用的沉积工艺相同，也可以不同。
作为示例，沉积第二绝缘介质层13，第二绝缘介质层13可以为仅覆盖单元阵列区的第一绝缘介质层12；也可以为第二绝缘介质层13覆盖单元阵列区的第一绝缘介质层12并随形覆盖外围电路区已形成的半导体结构。
为了避免由对第一绝缘介质层12和第二绝缘介质层13采用的处理条件不同，引起的第一绝缘介质层12相对于第二绝缘介质层13更加致密，导致后续刻蚀时对第一绝缘介质层12和第二绝缘介质层13的刻蚀速率不同，容易形成锥形轮廓掩模结构的问题，在本发明实施例中设置第二温度大于第一温度。作为一示例，第一温度的范围为300℃至450℃，第二温度的范围为500℃至650℃。通过采用高于第一温度的第二温度沉积第二绝缘介质层13，可以有效提高第二绝缘介质层13的致密性。
其中，第二绝缘介质层13可以为氮化硅层或氮氧化硅等绝缘材料层，第二绝缘介质层13可以采用和第一绝缘介质层12相同的材料，也可以采用和第一绝缘介质层12不同的材料，在本发明实施例中将不做具体限定。
步骤S106可以具体为，沉积覆盖第一绝缘介质层12的光刻胶层，图形化光刻胶层，并基于图形化后的光刻胶层刻蚀单元阵列区的第一绝缘介质层12和第二绝缘介质层13，刻蚀后的第一绝缘介质层12和刻蚀后的第二绝缘介质层13可以作为掩模，参见图7所示。
因沉积第二绝缘介质层13时在第二温度下进行沉积，第二温度大于第一温度，可以有效减小第二绝缘介质层13和经过热处理的第一绝缘介质层12之间致密性的差异。从而在图形化第一绝缘介质层12和第二绝缘介质层13时，可以保证相同的刻蚀速率，有利于形成垂直轮廓的图形化后的第一绝缘介质层12和第二绝缘介质层13。
步骤S107可以具体为，以图形化后的第一绝缘介质层12和第二绝缘介质层13为掩模，采用湿法刻蚀工艺或者干法刻蚀工艺刻蚀导电堆叠层11，刻蚀后的导电堆叠层11可作为位线，由刻蚀后的导电堆叠层11和图形化后的第一绝缘介质层12、第二绝缘介质层13可以组成位线结构，在形成位线结构后还可以随形沉积至少覆盖位线结构的绝缘层，参见图8所示。
其中，图形化后的第一绝缘介质层12和第二绝缘介质层13具有较好的垂直轮廓，从而在以图形化后的第一绝缘介层和第二绝缘介质层13为掩模，刻蚀导电堆叠层11时，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
以上为本发明实施例提供的一种半导体器件制备方法，该方法在衬底10上形成导电堆叠层11，其中衬底10包括单元阵列区和外围电路区，在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12，先图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极结构，并对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理；再以大于第一温度的第二温度沉积第二绝缘介质层13，第二绝缘介质层13至少覆盖位于单元阵列区的第一绝缘介质层12，对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化，以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。该方法通过采用大于第一温度的第二温度沉积第二绝缘介质层13，减小了第二绝缘介质层13和经热处理后的第一绝缘介质层12之间的致密性差异，在对第一绝缘介质层12和第二绝缘介质层13图形化后，有利于形成垂直轮廓的掩模结构。基于由图形化后的第一绝缘介质层12和第二绝缘介质层13组成的掩模结构作为掩模，对导电堆叠层11进行刻蚀，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
实施例二
参见图9所示，图9示出了本发明实施例提供的另一种半导体器件制备方法的流程示意图，其包括：
步骤S201：刻蚀部分衬底10，形成延伸至衬底10的有源区内的位线接触孔14。
步骤S202：沉积覆盖位线接触孔14的导电材料，以形成位线接触塞14’。
步骤S203：在衬底10上形成导电堆叠层11，衬底10包括单元阵列区和外围电路区。
步骤S204：在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12。
步骤S205：图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极结构。
步骤S206：对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理。
步骤S207：在第二温度下沉积第二绝缘介质层13，第二绝缘介质层13至少覆盖位于单元阵列区的第一绝缘介质层12，其中，第二温度大于第一温度。
步骤S208：对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化。
步骤S209：以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。
其中，步骤S203至步骤S209可以采用和步骤S101至步骤S107相同的方法执行，为了简要起见，在此不再赘述，具体可参见实施例一中的描述。
步骤S201可以具体为，采用干法刻蚀工艺或者湿法刻蚀工艺刻蚀部分衬底10，形成延伸至衬底10有源区内的位线接触孔14。参见图10所示，图10示出了本发明实施例提供的形成有位线接触孔14的衬底10剖面结构示意图。
步骤S202可以具体为，采用化学气相沉积工艺或者物理气相沉积工艺沉积覆盖位线接触孔14的导电材料，以形成位线接触塞14’，参见图11所示，图11示出了本发明实施例提供的形成有位线接触塞14’的衬底10剖面结构示意图。其中，位线接触塞14’可以为单层的导电结构或者多层的导电堆叠层11，作为示例，导电材料可以为钨、铜或者多晶硅。
参见图12所示，图12示出了采用本发明实施例二提供的半导体器件制备方法制成的半导体器件的剖面结构示意图，位线接触塞14’可以用于实现位线与衬底10中有源区的连接。
以上为本发明实施例提供的一种半导体器件制备方法，首先通过刻蚀部分衬底10，形成延伸至衬底10有源区内的位线接触孔14，再沉积覆盖位线接触孔14的导电材料，以形成位线接触塞14’。在形成有位线接触塞14’的衬底10上再进一步沉积导电堆叠层11，在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12，以第一绝缘介质层12作为阻挡层保护单元阵列区，先在外围电路区形成栅极结构，在对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理之后，再以第二温度沉积至少覆盖第一绝缘介质层12的第二绝缘介质层13，通过对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化，以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模刻蚀导电堆叠层11，以在单元阵列区形成位线结构。该方法通过形成位线接触塞14’，可以用于实现位线和衬底10有源区的连接，另外，通过采用大于第一温度的第二温度沉积第二绝缘介质层13，减小了第二绝缘介质层13和经过热处理后的第一绝缘介质层12之间的致密性差异，在对第一绝缘介质层12和第二绝缘介质层13图形化后，有利于形成垂直轮廓的掩模结构。基于由图形化后的第一绝缘介质层12和第二绝缘介质层13组成的掩模结构作为掩模，对导电堆叠层11进行刻蚀，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
实施例三
在本发明实施例中提供了另一种半导体器件制备方法，其可以基于上述实施例一或者实施例二实现，在此将以基于上述实施例一为例进行描述。
参见图13所示，图13示出了本发明实施例提供的一种半导体器件制备方法的流程示意图，其包括：
步骤S301：在衬底10上形成导电堆叠层11，衬底10包括单元阵列区和外围电路区。
步骤S302：在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12。
步骤S303：图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极结构。
步骤S304：对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理。
步骤S305：沉积第三绝缘介质层15，第三绝缘介质层15随形覆盖位于外围电路区的衬底10和栅极结构。
步骤S306：在第二温度下沉积第二绝缘介质层13，第二绝缘介质层13覆盖位于单元阵列区的第一绝缘介质层12以及位于外围电路区的第三绝缘介质层15，其中，第二温度大于第一温度。
步骤S307：对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化。
步骤S308：以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。
需要说明的是，其中步骤S301至步骤S304可以采用和步骤S101至步骤S104相同的方法执行，步骤S307可以采用和步骤S106相同的方法执行，步骤S308可以采用和步骤S107相同的方法执行，具体可参见以上实施例一中的描述，在该实施例中，将着重对步骤S305和步骤S306进行描述。
在本发明实施例中，步骤S305可以具体为采用化学气相沉积工艺或原子层沉积工艺沉积第三绝缘介质层15，该第三绝缘介质层15覆盖位于外围电路区的衬底10和栅极结构。在沉积第三绝缘介质层15时，可以采用和第一绝缘介质层12相同的材料沉积第三绝缘介质层15，也可以采用和第一绝缘介质层12不同的材料沉积第三绝缘介质层15，在本发明实施例中将不做具体的限定。作为示例，第三绝缘介质层15可以为氧化硅层或氮化硅等绝缘材料层。
步骤S306可以具体为，采用原子层沉积工艺或者化学气相沉积工艺在第二温度下沉积第二绝缘介质层13，第二绝缘介质层13覆盖位于单元阵列区的第一绝缘介质层12以及位于外围电路区的第三绝缘介质层15。
在本发明实施例中，第二温度大于沉积第一绝缘介质层12的第一温度，可以有效减小第二绝缘介质层13和经过热处理的第一绝缘介质层12之间致密性的差异。从而在图形化第一绝缘介质层12和第二绝缘介质层13时，可以保证相同的刻蚀速率，有利于形成垂直轮廓的图形化后的第一绝缘介质层12和第二绝缘介质层13。进而，在以图形化后的第一绝缘介层和第二绝缘介质层13为掩模，刻蚀导电堆叠层11时，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
参见图14所示，图14示出了采用本发明实施例三提供的半导体器件制备方法制成的半导体器件的剖面结构示意图。
以上为本发明实施例提供的一种半导体器件制备方法，该方法可以达到和上述实施例一相同的有益效果，另外，还可以先在外围电路区形成随形覆盖栅极结构和衬底10的第三绝缘介质层15，再沉积覆盖单元阵列区的第一绝缘介质层12和第三绝缘介质层15的第二绝缘介质层13，以减少单元阵列区和外围电路区的台阶高度。
实施例四
参见图15所示，图15示出了本发明实施例提供的另一种半导体器件制备方法的流程示意图，其包括：
步骤S401：在衬底10上形成导电堆叠层11，衬底10包括单元阵列区和外围电路区。
步骤S402：在第一温度下沉积覆盖导电堆叠层11的第一绝缘介质层12。
步骤S403：图形化外围电路区的第一绝缘介质层12和导电堆叠层11，以形成栅极结构。
步骤S404：对第一绝缘介质层12、导电堆叠层11、栅极结构和衬底10进行热处理。
步骤S405：沉积第三绝缘介质层15，第三绝缘介质层15随形覆盖位于外围电路区的衬底10和栅极结构。
步骤S406：在第三绝缘介质层15上形成旁路导电层16。
步骤S407：在第二温度下沉积第二绝缘介质层13，第二绝缘介质层13覆盖位于单元阵列区的第一绝缘介质层12以及位于外围电路区的旁路导电层16，其中，第二温度大于第一温度。
步骤S408：对单元阵列区的第一绝缘介质层12和第二绝缘介质层13图形化。
步骤S409：以图形化后的第一绝缘介质层12和第二绝缘介质层13作为掩模，刻蚀导电堆叠层11，以在单元阵列区形成位线结构。
需要说明的是，其中步骤S401至步骤S405可以采用和步骤S301至步骤S305相同的方法执行，步骤S408可以采用和步骤S307相同的方法执行，步骤S409可以采用和步骤S308相同的方法执行，具体可参见以上实施例一中的描述，在该实施例中，将着重对步骤S406和步骤S407进行描述。
作为示例，步骤S406可以具体为采用化学气相沉积工艺在第三绝缘介质层15上形成旁路导电层16，其中，旁路导电层16可以为钨层。
步骤S407可以具体为，采用化学气相沉积工艺或者原子层沉积工艺在第二温度下沉积第二绝缘介质层13，第二绝缘介质层13覆盖位于单元阵列区的第一绝缘介质层12以及位于外围电路区的旁路导电层16。
其中，第二温度大于沉积第一绝缘介质层12的第一温度，可以有效减小第二绝缘介质层13和经过热处理的第一绝缘介质层12之间致密性的差异。从而在图形化第一绝缘介质层12和第二绝缘介质层13时，可以保证相同的刻蚀速率，有利于形成垂直轮廓的图形化后的第一绝缘介质层12和第二绝缘介质层13。进而，在以图形化后的第一绝缘介层和第二绝缘介质层13为掩模，刻蚀导电堆叠层11时，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
参见图16所示，图16示出了采用本发明实施例四提供的半导体器件制备方法制成的半导体器件的剖面结构示意图。
以上为本发明实施例提供的一种半导体器件制备方法，该方法可以达到和上述实施例三相同的有益效果，另外，还可以在外围电路区第三绝缘介质层15上沉积旁路导电层16，再沉积覆盖单元阵列区的第一绝缘介质层12和旁路导电层16的第二绝缘介质层13。
本发明的另一方面还提供了一种半导体器件，具体请参加实施例五。
实施例五
参见图8所示，图示出了本发明实施例提供的一种半导体器件的剖面结构示意图，其包括：
衬底10，衬底10包括单元阵列区和外围电路区；
位于单元阵列区的位线结构，位线结构包括导电堆叠层11、位于导电堆叠层11上的第一绝缘介质层12以及位于第一绝缘介质层12上的第二绝缘介质层13。
在本发明实施例中，衬底10可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。另外，需要说明的是，在衬底10上还覆盖有绝缘层(图中未示出)。
导电堆叠层11可以为由金属、导电金属氮化物、导电金属碳化物、包含金属原子的导体和掺杂后的半导体层中至少两种形成的叠层结构。
第一绝缘介质层12可以为氮化硅层或氮氧化硅等绝缘材料层，第二绝缘介质层13可以为氮化硅层或氮氧化硅等绝缘材料层，第二绝缘介质层13可以采用和第一绝缘介质层12相同的材料，也可以采用和第一绝缘介质层12不同的材料，在本发明实施例中将不做具体限定。
为了避免由对第一绝缘介质层12和第二绝缘介质层13采用的处理条件不同，引起的第一绝缘介质层12相对于第二绝缘介质层13更加致密，导致后续刻蚀时对第一绝缘介质层12和第二绝缘介质层13的刻蚀速率不同，容易形成锥形轮廓掩模结构的问题，在本发明实施例中采用高于第一温度的第二温度沉积第二绝缘介质层13，可以有效提高第二绝缘介质层13的致密性，有效减小第二绝缘介质层13和经过热处理的第一绝缘介质层12之间致密性的差异。从而在图形化第一绝缘介质层12和第二绝缘介质层13时，可以保证相同的刻蚀速率，有利于在图形化后形成垂直轮廓的第一绝缘介质层12和第二绝缘介质层13。进一步的以图形化后的第一绝缘介层和第二绝缘介质层13为掩模，刻蚀导电堆叠层11时，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
参见图14所示，在本发明实施例中半导体器件还可以包括：位于外围电路区的栅极结构、覆盖栅极结构的第三绝缘介质层15以及位于第三绝缘介质层15上的第二绝缘介质层13。
其中，在沉积第三绝缘介质层15时，可以采用和第一绝缘介质层12相同的材料沉积第三绝缘介质层15，也可以采用和第一绝缘介质层12不同的材料沉积第三绝缘介质层15，在本发明实施例中将不做具体的限定。作为示例，第三绝缘介质层15可以为氧化硅层或氮化硅等绝缘材料层。
作为示例，参见图16所示，在本发明实施例中半导体器件还可以包括：位于外围电路区的栅极结构、覆盖栅极结构的第三绝缘介质层15、位于第三绝缘介质层15上的旁路导电层16以及位于旁路导电层16上的第二绝缘介质层13。
需要说明的是，在本发明实施例提供的半导体器件中，位线结构的导电堆叠层11可以包括：位于衬底10的有源区内的第一导电堆叠层和位于衬底10上并与第一导电堆叠层上表面接触的第二导电堆叠层。其中，第一导电堆叠层可以为由金属、导电金属氮化物、导电金属碳化物、包含金属原子的导体和掺杂后的半导体层中至少两种形成的叠层结构。另外，第二导电堆叠层可以采用和第一导电堆叠层相同的材料，也可以利用与第二导电堆叠层不同的材料堆叠而成。
以上为本发明实施例提供的一种半导体器件，其包括包含有单元阵列区和外围电路区的衬底10，以及位于单元阵列区的位线结构，该位线结构包括导电堆叠层11、位于导电堆叠层11上的第一绝缘介质层12以及位于第一绝缘介质层12上的第二绝缘介质层13。该半导体器件利用本发明实施例提供的半导体器件制备方法制备，第二绝缘介质层13由高于沉积第一绝缘介质层12温度的第二温度形成，和在第一温度下沉积并经过热处理的第一绝缘介质层12之间致密性差异小，从而在图形化第一绝缘介质层12和第二绝缘介质层13时，可以保证相同的刻蚀速率，有利于在图形化后形成垂直轮廓的第一绝缘介质层12和第二绝缘介质层13。进一步的以图形化后的第一绝缘介层和第二绝缘介质层13为掩模刻蚀导电堆叠层11时，可以避免形成上窄下宽的位线，有利于形成垂直轮廓的位线结构提高半导体器件的性能。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种半导体器件制备方法，其特征在于，包括：
在衬底上形成导电堆叠层，所述衬底包括单元阵列区和外围电路区；
在第一温度下沉积覆盖所述导电堆叠层的第一绝缘介质层；
图形化所述外围电路区的所述第一绝缘介质层和所述导电堆叠层，以形成栅极结构；
对所述第一绝缘介质层、所述导电堆叠层、所述栅极结构和所述衬底进行热处理；
在第二温度下沉积第二绝缘介质层，所述第二绝缘介质层至少覆盖位于所述单元阵列区的所述第一绝缘介质层，其中，所述第二温度大于所述第一温度；
对所述单元阵列区的所述第一绝缘介质层和所述第二绝缘介质层图形化；
以图形化后的所述第一绝缘介质层和所述第二绝缘介质层作为掩模，刻蚀所述导电堆叠层，以在所述单元阵列区形成位线结构，其中，所述第一温度的范围为300℃至450℃，所述第二温度的范围为500℃至650℃。
2.根据权利要求1所述的方法，其特征在于，所述半导体器件制备方法，还包括：
刻蚀部分所述衬底，形成延伸至所述衬底的有源区内的位线接触孔；
沉积覆盖所述位线接触孔的导电材料，以形成位线接触塞。
3.根据权利要求1或2所述的方法，其特征在于，所述形成栅极结构之后，还包括：
沉积第三绝缘介质层，所述第三绝缘介质层随形覆盖位于所述外围电路区的所述衬底和所述栅极结构。
4.根据权利要求3所述的方法，其特征在于，在第二温度下沉积第二绝缘介质层，所述第二绝缘介质层至少覆盖位于所述单元阵列区的所述第一绝缘介质层，包括：
在第二温度下沉积所述第二绝缘介质层，所述第二绝缘介质层覆盖位于所述单元阵列区的所述第一绝缘介质层以及位于所述外围电路区的所述第三绝缘介质层。
5.根据权利要求3所述的方法，其特征在于，所述沉积第三绝缘介质层之后，还包括：在所述第三绝缘介质层上形成旁路导电层；
在第二温度下沉积第二绝缘介质层，所述第二绝缘介质层至少覆盖位于所述单元阵列区的所述第一绝缘介质层，包括：
在第二温度下沉积所述第二绝缘介质层，所述第二绝缘介质层覆盖位于所述单元阵列区的所述第一绝缘介质层以及位于所述外围电路区的所述旁路导电层。
6.根据权利要求1所述的方法，其特征在于，对所述第一绝缘介质层、所述导电堆叠层、所述栅极结构和所述衬底进行热处理，包括：在第三温度下对所述第一绝缘介质层、所述导电堆叠层、所述栅极结构和所述衬底进行热处理，其中，所述第三温度大于所述第二温度。
7.一种半导体器件，其特征在于，所述半导体器件利用如上权利要求1至6中任意一项所述的半导体器件制备方法制备，包括：
衬底，所述衬底包括单元阵列区和外围电路区；
位于所述单元阵列区的位线结构，所述位线结构包括导电堆叠层、位于所述导电堆叠层上的第一绝缘介质层以及位于所述第一绝缘介质层上的第二绝缘介质层。
8.根据权利要求7所述的半导体器件，其特征在于，所述位线结构包括导电堆叠层，所述导电堆叠层包括：位于所述衬底的有源区内的第一导电堆叠层和位于所述衬底上并与所述第一导电堆叠层上表面接触的第二导电堆叠层。
9.根据权利要求7或8所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述外围电路区的栅极结构、覆盖所述栅极结构的第三绝缘介质层以及位于所述第三绝缘介质层上的第二绝缘介质层。
10.根据权利要求7或8所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述外围电路区的栅极结构、覆盖所述栅极结构的第三绝缘介质层、位于所述第三绝缘介质层上的旁路导电层以及位于所述旁路导电层上的第二绝缘介质层。
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| CN102487032A (zh) * | 2010-12-02 | 2012-06-06 | 中芯国际集成电路制造(北京)有限公司 | 浅沟槽隔离结构的形成方法 |
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