CN113066795B - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制备方法，先形成在各台阶处暴露出第一绝缘层和第一牺牲层纵向侧壁的第一台阶结构，然后对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物，接着去除在各台阶处暴露的第一绝缘层而形成第二台阶结构，以使所述第二台阶结构在各台阶处暴露出第一牺牲层和侧壁氧化物的上表面。将所述第一牺牲的纵向侧壁氧化成了所述侧壁氧化物，以保护所述第一牺牲层，进而可以避免所述第一牺牲层置换为栅极层后与其旁边的字线触点接触，从而可以减少字线触点的漏电或短路。

Description

一种半导体器件及其制备方法
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。
背景技术
3D NAND存储器是一种堆叠数据单元的技术，目前已实现32层以上，甚至72层数据单元的堆叠。3D NAND闪存克服了平面NAND闪存的实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。
现有技术的台阶制作工艺的制备方法，包括：在衬底上沉积氧化物/氮化物堆叠层，并在堆叠层顶部形成硬掩膜层，通过层层刻蚀形成台阶式堆叠层。最后氮化物会置换为栅极层，还会在每个台阶处形成在纵向延伸且与栅极层连接的字线触点。
但是在台阶结构中栅极层的纵向侧壁是暴露的，而字线触点会与栅极层导通以实现存储功能，台阶的制作误差和各台阶处的水平台面宽度较小，都会导致字线触点发生漏电或短路。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，旨在减少字线触点的漏电或短路现象。
一方面，本发明提供一种半导体器件的制备方法，包括：
提供衬底，并在所述衬底上形成堆叠层，所述堆叠层包括在纵向交替层叠的第一绝缘层和第一牺牲层，所述堆叠层的顶部为所述第一绝缘层；
对所述堆叠层的边缘进行刻蚀以形成第一台阶结构，所述第一台阶结构在各台阶处暴露出所述第一绝缘层以及所述第一牺牲层的纵向侧壁；
对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物；
去除各台阶处暴露出的所述第一绝缘层以形成第二台阶结构，以使所述第二台阶结构在各台阶处暴露出所述第一牺牲层和侧壁氧化物的上表面。
进一步优选的，还包括：
在所述第二台阶结构上沉积牺牲材料；
去除所述侧壁氧化物的侧壁的所述牺牲材料，以形成位于所述第一牺牲层和侧壁氧化物的上表面的第二牺牲层，所述第二牺牲层在所述第二台阶结构的各台阶侧壁处不连续。
进一步优选的，还包括：
形成覆盖所述第二台阶结构和第二牺牲层的第二绝缘层；
形成在所述纵向穿过所述第二绝缘层且与所述第二台阶结构各台阶处的所述第二牺牲层连接的字线触点。
进一步优选的，所述对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物的步骤，包括：采用炉管氧化工艺将所述第一牺牲层的纵向侧壁氧化成所述侧壁氧化物。
进一步优选的，所述对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物的步骤，包括：采用等离子体氧化工艺将所述第一牺牲层的纵向侧壁氧化成所述侧壁氧化物。
进一步优选的，所述采用等离子体氧化工艺将所述第一牺牲层的纵向侧壁氧化成所述侧壁氧化物的步骤之前，还包括：对所述第一牺牲层的边缘进行刻蚀。
进一步优选的，所述第一绝缘层的纵向侧壁与位于所述第一绝缘层上方的所述侧壁氧化物边缘的纵向侧壁对齐。
进一步优选的，所述第二牺牲层边缘的纵向侧壁与位于所述第二牺牲层下方的所述侧壁氧化物边缘的纵向侧壁对齐。
进一步优选的，所述第一牺牲层和第二牺牲层为氮化硅，所述侧壁氧化物为氧化硅。
进一步优选的，还包括：将所述第一牺牲层和第二牺牲层置换为栅极层。
另一方面，本发明提供一种半导体器件，包括：
衬底；
位于所述衬底上的台阶结构，所述台阶结构包括在纵向堆叠的多对第一绝缘层和层间栅极层，所述层间栅极层露出于所述台阶结构在各台阶的水平台面，所述层间栅极层在所述台阶处包括第一栅极层，以及位于所述第一栅极层的纵向侧壁且位于所述台阶边缘的侧壁氧化物。
进一步优选的，还包括位于所述台阶处的所述第一栅极层和侧壁氧化物上表面的第二栅极层，且各台阶处的所述第二栅极层被所述侧壁氧化物隔开。
进一步优选的，还包括：
覆盖所述台阶结构和第二栅极层的第二绝缘层；
在所述纵向穿过所述第二绝缘层且与所述台阶结构各台阶处的所述第二栅极层连接的字线触点。
进一步优选的，所述第一绝缘层的纵向侧壁与位于所述第一绝缘层上方的所述侧壁氧化物边缘的纵向侧壁对齐，所述第二栅极层边缘的纵向侧壁与位于所述第二栅极层下方的所述侧壁氧化物边缘的纵向侧壁对齐。
进一步优选的，所述侧壁氧化物为氧化硅。
本发明的有益效果是：提供一种半导体器件及其制备方法，先形成在各台阶处暴露出第一绝缘层以及第一牺牲层的纵向侧壁的第一台阶结构，然后对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物，接着去除在各台阶处暴露的第一绝缘层而形成第二台阶结构，以使所述第二台阶结构在各台阶处暴露出第一牺牲层和侧壁氧化物的上表面。将所述第一牺牲的纵向侧壁氧化成了所述侧壁氧化物，以保护所述第一牺牲层，进而可以避免所述第一牺牲层置换为栅极层后与其旁边的字线触点接触，从而可以减少字线触点的漏电或短路。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明实施例提供的半导体器件的制备方法的流程示意图；
图2a-2h是本发明实施例提供的半导体器件的制备过程中的结构示意图；
图3是本发明实施例提供的半导体器件的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线和/或垂直互连访问(VIA))以及一个或多个电介质层。
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“纵向”是指垂直于衬底的方向。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1，图1是本发明实施例提供的半导体器件的制备方法的流程示意图，请同时参阅图2a-2h，图2a-2h是本发明实施例提供的半导体器件的制备过程中的结构示意图。该半导体器件的制备方法包括以下步骤S1-S6。
首先请参见图1中的步骤S1和图2a。
步骤S1：提供衬底10，并在所述衬底10上形成堆叠层20，所述堆叠层20包括在纵向交替层叠的第一绝缘层21和第一牺牲层22，所述堆叠层20的顶部为所述第一绝缘层21。
在本实施例中，衬底10为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如Si/SiGe等。第一绝缘层21可以为氧化硅，第一牺牲层22可以为氮化硅。第一绝缘层21和第一牺牲层22具有不同的刻蚀选择性。第一绝缘层21和第一牺牲层22的沉积方法可以采用但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)如热氧化、蒸发、溅射等各种方法。
在本实施例中，衬底10上为第一绝缘层21以将衬底10与所述堆叠层20隔开，堆叠层20的顶部也为第一绝缘层21。
请参见图1中的步骤S2和图2b。
步骤S2：对所述堆叠层20的边缘进行刻蚀以形成第一台阶结构30，所述第一台阶结构30在各台阶A处暴露出所述第一绝缘层21以及所述第一牺牲层22的纵向侧壁B。
在本实施例中，从堆叠层20的顶部向下，一个第一绝缘层21和位于其下方的第一牺牲层22可以为一对，对堆叠层20的边缘进行刻蚀是成对地进行刻蚀。可以从最下面的台阶开始，刻蚀每一对第一绝缘层21/第一牺牲层22的边缘而形成一个台阶，形成的第一台阶结构30的一个台阶A中第一绝缘层21位于第一牺牲层22的上方，由于第一牺牲层22的上表面被第一绝缘层21覆盖，所以说第一台阶结构30在各个台阶A处暴露出第一绝缘层21以及第一牺牲层22的纵向侧壁B。
其中，“暴露”是指位于整个台阶结构的外表面。在图2b中，在各台阶A处第一绝缘层21暴露出来，第一牺牲层22的纵向侧壁B也暴露出来，而第一牺牲层22的上下表面是隐藏在整体台阶结构里面的。
请参见图1中的步骤S3和图2c。
步骤S3：对所述第一牺牲层22的纵向侧壁B进行部分氧化以形成侧壁氧化物221。
在本实施例中，第一牺牲层22为氮化硅时，所述侧壁氧化物221可以为氧化硅。具体的，可以采用炉管氧化工艺对所述第一牺牲层22的纵向侧壁B进行氧化而形成所述侧壁氧化物221。也可以先对所述第一牺牲层22的边缘进行部分刻蚀，再采用等离子体氧化工艺，比如远程等离子体氧化(Remote Plasma Oxidation,RPO)，对所述第一牺牲层22的纵向侧壁B进行氧化。由于采用RPO工艺氧化第一牺牲层22的纵向侧壁B(氮化硅)形成所述侧壁氧化物221的过程中体积会发生膨胀，为了使台阶结构的轮廓更加完美和平整，在氧化之前先刻蚀掉边缘的一部分第一牺牲层22，通过控制刻蚀的深度以及氧化的深度，可以使形成的侧壁氧化物221与其上方的第一绝缘层21在纵向对齐。在一些实施例中，所述侧壁氧化物221突出于其上方的第一绝缘层21。
其中，氧化过程从第一牺牲层22的纵向侧壁B开始，氧化的深度可以根据实际需要确定。
需要注意的是，堆叠层20顶部的第一绝缘层21的作用是覆盖其下方的第一牺牲层22，这样有利于将所述第一牺牲层22的纵向侧壁B氧化。如果所述堆叠层20的顶部是第一牺牲层22，那么不能保证氧化工艺只从第一牺牲层22的纵向侧壁B开始，可能顶部的第一牺牲层22的上表面也会被氧化。同理，每个第一牺牲层22的上表面都被第一绝缘层21覆盖，这样可以避免第一牺牲层22的上表面被氧化，以使第一牺牲层22的纵向侧壁B被氧化。
请参见图1中的步骤S4和图2d。
步骤S4：去除各台阶A处暴露出的所述第一绝缘层21以形成第二台阶结构40，以使所述第二台阶结构40在各台阶A1处暴露出所述第一牺牲层22和侧壁氧化物221的上表面。
可以采用刻蚀工艺去除各台阶A(图2c)暴露出的第一绝缘层21，使第一绝缘层21的纵向侧壁C与位于其上方的侧壁氧化物221边缘的纵向侧壁D对齐(图2d)，因此形成的第二台阶结构40的台阶A1处暴露出第一牺牲层22和侧壁氧化物221的上表面。
在一些实施例中，可以在第二台阶结构40上覆盖介质层(图中未示出)，然后形成穿过所述介质层与每个台阶A1的第一牺牲层22接触的字线触点(图中未示出)，最后将第一牺牲层22置换为栅极层(这一步骤也可以在形成所述字线触点的步骤之前)。在这个制备方法中增加了第一牺牲层22的侧壁氧化工艺，可以使侧壁氧化物221对栅极层的侧壁进行保护，那么即使字线触点发生偏移，或者台阶A1的宽度较窄，都不会使所述字线触点接触到上一层的栅极层而导致字线触点漏电或短路。而且，位于所述栅极层侧壁的侧壁氧化物221也可以对第二台阶结构40起到一定的保护作用。
请参见图1中的步骤S5和图2e。
步骤S5：在所述第二台阶结构40上沉积牺牲材料50。
可以采用上述任一种沉积工艺在第二台阶结构40上沉积牺牲材料50，所述牺牲材料50与所述第一牺牲层22的材料相同，也可以为氮化硅。
请参见图1中的步骤S6和图2f。
步骤S6：去除所述侧壁氧化物221的侧壁的所述牺牲材料50，以形成位于所述第一牺牲层22和侧壁氧化物221的上表面的第二牺牲层51，所述第二牺牲层51在所述第二台阶结构40的各台阶A1侧壁处不连续。
譬如，可以采用干法刻蚀，通过控制刻蚀的时间和速率，去除各个侧壁氧化物221的侧壁的牺牲材料50，形成的第二牺牲层51只位于第一牺牲层22和侧壁氧化物221的上表面，而且第二牺牲层51在所述第二台阶结构40的各台阶A1侧壁处不连续，以使多个第二牺牲层51分隔。另外，图2f中的侧壁氧化物221可以将相邻的第一牺牲层22与下一台阶A1上的第二牺牲层51隔开。
优选的，所述第二牺牲层51与所述第一绝缘层21的厚度相等，每个侧壁氧化物221可以隔开上下的第二牺牲层51。优选的，所述第二牺牲层51边缘的纵向侧壁E与位于其下方的侧壁氧化物221边缘的纵向侧壁D对齐。
请参见图2g-2h，所述制备方法还包括：1)形成覆盖所述第二台阶结构40和第二牺牲层51的第二绝缘层60；2)在所述纵向形成穿过所述第二绝缘层60且与所述第二台阶结构40各台阶A1处的所述第二牺牲层51连接的字线触点70(先刻蚀再填导电材料)；3)将第一牺牲层22和第二牺牲层51置换为栅极层23(图2h)(该置换工艺可以形成在字线触点70之前或之后)。其中，字线触点70停在第二牺牲层51的表面。在一些实施例中，字线触点70停在台阶A1处第一牺牲层22的表面，不论字线触点70停在哪一层，都与栅极层23接触。
本实施例的制备方法中，第二牺牲层51可以加厚牺牲层，进而加厚栅极层23，这样可以减少在只有第一牺牲层22时，形成字线触点70的过程中字线触点70刻蚀太深导致打穿第一牺牲层22，甚至与下一台阶的第一牺牲层22接触的情况。而且第二牺牲层51覆盖第一牺牲层22和侧壁氧化物221，使字线触点70的刻蚀范围变大，进而可以增大字线触点窗口，有利于改善形成字线触点的工艺。
请参阅图3，图3是本发明实施例提供的半导体器件的结构示意图，该半导体器件100可以由上述实施例中的步骤S1-S4以及后续的牺牲层置换工艺制备而成，因此该半导体器件100中与图2d相同的结构标号表示相同的结构。
该半导体器件100包括衬底10，位于所述衬底10上的台阶结构40，所述的台阶结构40包括在纵向堆叠的多对第一绝缘层21和层间栅极层24，所述层间栅极层24露出于所述台阶结构40在各台阶A1的水平台面，所述层间栅极层24在所述台阶A1处包括第一栅极层241和位于所述第一栅极层241的纵向侧壁B1且位于所述台阶A1边缘的侧壁氧化物221。其中，每个台阶A1包括水平台面和纵向侧壁。可以理解的是，层间栅极层24实际上包括位于第一绝缘层21上的第一栅极层和位于所述第一栅极层侧壁的侧壁氧化物221，其中，位于台阶A1处的第一栅极层241和整个侧壁氧化物221露出于所述台阶A1的水平台面。
在本实施例中，台阶A1处的第一栅极层241可以作为穿过介质层61的字线触点71的接触部位，位于第一栅极层241纵向侧壁B1和台阶A1边缘的侧壁氧化物221可以保护第一栅极层241，进而减少字线触点71漏电或短路。
本发明另一实施例提供一种半导体器件200，该半导体器件200由上述方法实施例中的步骤S1-S6以及后续的牺牲层置换工艺制备而成，所以可以参见图2h。该半导体器件200包括衬底10，位于所述衬底10上的台阶结构40，所述的台阶结构40包括在纵向堆叠的多对第一绝缘层21和层间栅极层24，所述层间栅极层24露出于所述台阶结构40在各台阶A1的水平台面，所述层间栅极层24在所述台阶A1处包括第一栅极层241和位于所述第一栅极层241的纵向侧壁B1且位于所述台阶A1边缘的侧壁氧化物221。优选的所述侧壁氧化物221的材料为氧化硅。其中，层间栅极层24在非台阶处包括第一栅极层241，也就是说第一栅极层241隐藏于所述台阶结构40中，不露出于台阶A1的水平台面。
优选的，所述第一绝缘层21的纵向侧壁与位于所述第一绝缘层21上方的所述侧壁氧化物221边缘的纵向侧壁对齐，这样台阶结构40的轮廓比较平整。
该半导体器件200还包括覆盖在台阶A1处的第一栅极层241和侧壁氧化物221上表面的第二栅极层231，且各台阶A1处的第二栅极层231之间被侧壁氧化物221隔开，台阶A1处的第一栅极层241与下一台阶A1上的第二栅极层231也被侧壁氧化物221隔开。在本实施例中，位于台阶A1处的第一栅极层241、其上方的第二栅极层231和非台阶A1处的第一栅极层242组成栅极层23，每一个台阶A1处都有一个栅极层23。
优选的，所述第二栅极层231边缘的纵向侧壁与位于所述第二栅极层231下方的所述侧壁氧化物221边缘的纵向侧壁对齐，以保证第二栅极层231能够完全覆盖所述侧壁氧化物221。
优选的，第二栅极层231的厚度与所述第一绝缘层21的厚度相等，使第二栅极层231增加栅极层23厚度的同时，还能通过侧壁氧化物221将相邻台阶上的第二栅极层231隔开。在一些实施例中，第二栅极层231的厚度可以小于或大于所述第一绝缘层21的厚度，且第二栅极层231的上表面应当低于侧壁氧化物221的上表面。
该半导体器件200还包括覆盖所述台阶结构40和第二栅极层231的第二绝缘层60，以及在所述纵向穿过所述第二绝缘层60且与所述台阶结构40各台阶A1处的所述第二栅极层231连接的字线触点70。
本发明实施例提供的半导体器件200中，第二栅极层231可以增加栅极层23的厚度，以减少字线触点70在刻蚀工艺中穿过栅极层23与下方的栅极层23接触的现象，进而可以减少字线触点70漏电或短路。因为如果侧壁氧化物221的位置也是第一栅极层241，那么相邻两个台阶A1处的栅极层23接触，会导致字线触点70短路或漏电，而本实施例中的侧壁氧化物221能够隔开相邻台阶A1处的栅极层23，避免字线触点70发生短路或漏电。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (15)

1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，并在所述衬底上形成堆叠层，所述堆叠层包括在纵向交替层叠的第一绝缘层和第一牺牲层，所述堆叠层的顶部为所述第一绝缘层；
对所述堆叠层的边缘进行刻蚀以形成第一台阶结构，所述第一台阶结构在各台阶处暴露出所述第一绝缘层以及所述第一牺牲层的纵向侧壁；
对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物；
去除各台阶处暴露出的所述第一绝缘层以形成第二台阶结构，以使所述第二台阶结构在各台阶处暴露出所述第一牺牲层和侧壁氧化物的上表面。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，还包括：
在所述第二台阶结构上沉积牺牲材料；
去除所述侧壁氧化物的侧壁的所述牺牲材料，以形成位于所述第一牺牲层和侧壁氧化物的上表面的第二牺牲层，所述第二牺牲层在所述第二台阶结构的各台阶侧壁处不连续。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，还包括：
形成覆盖所述第二台阶结构和第二牺牲层的第二绝缘层；
形成在所述纵向穿过所述第二绝缘层且与所述第二台阶结构各台阶处的所述第二牺牲层连接的字线触点。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物的步骤，包括：采用炉管氧化工艺将所述第一牺牲层的纵向侧壁氧化成所述侧壁氧化物。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述对所述第一牺牲层的纵向侧壁进行部分氧化以形成侧壁氧化物的步骤，包括：采用等离子体氧化工艺将所述第一牺牲层的纵向侧壁氧化成所述侧壁氧化物。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述采用等离子体氧化工艺将所述第一牺牲层的纵向侧壁氧化成所述侧壁氧化物的步骤之前，还包括：对所述第一牺牲层的边缘进行刻蚀。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一绝缘层的纵向侧壁与位于所述第一绝缘层上方的所述侧壁氧化物边缘的纵向侧壁对齐。
8.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第二牺牲层边缘的纵向侧壁与位于所述第二牺牲层下方的所述侧壁氧化物边缘的纵向侧壁对齐。
9.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第一牺牲层和第二牺牲层为氮化硅，所述侧壁氧化物为氧化硅。
10.根据权利要求2所述的半导体器件的制备方法，其特征在于，还包括：将所述第一牺牲层和第二牺牲层置换为栅极层。
11.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的台阶结构，所述台阶结构包括在纵向堆叠的多对第一绝缘层和层间栅极层，所述层间栅极层露出于所述台阶结构在各台阶的水平台面，所述层间栅极层在所述台阶处包括第一栅极层，以及位于所述第一栅极层的纵向侧壁且位于所述台阶边缘的侧壁氧化物；
其中，所述侧壁氧化物与所述第一栅极层同层，且覆盖所述第一绝缘层的部分上表面。
12.根据权利要求11所述的半导体器件，其特征在于，还包括位于所述台阶处的所述第一栅极层和侧壁氧化物上表面的第二栅极层，且各台阶处的所述第二栅极层被所述侧壁氧化物隔开。
13.根据权利要求12所述的半导体器件，其特征在于，还包括：
覆盖所述台阶结构和第二栅极层的第二绝缘层；
在所述纵向穿过所述第二绝缘层且与所述台阶结构各台阶处的所述第二栅极层连接的字线触点。
14.根据权利要求12所述的半导体器件，其特征在于，所述第一绝缘层的纵向侧壁与位于所述第一绝缘层上方的所述侧壁氧化物边缘的纵向侧壁对齐，所述第二栅极层边缘的纵向侧壁与位于所述第二栅极层下方的所述侧壁氧化物边缘的纵向侧壁对齐。
15.根据权利要求11所述的半导体器件，其特征在于，所述侧壁氧化物为氧化硅。
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CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
CN106992182B (zh) * 2017-04-24 2020-06-09 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN113192967B (zh) * 2020-06-11 2023-04-28 长江存储科技有限责任公司 半导体结构及其制备方法
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