CN114420700A - 一种半导体器件及其制备方法 - Google Patents

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CN114420700A CN202210077718.5A CN202210077718A CN114420700A CN 114420700 A CN114420700 A CN 114420700A CN 202210077718 A CN202210077718 A CN 202210077718A CN 114420700 A CN114420700 A CN 114420700A
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charge trapping
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layers
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卢峰
魏健蓝
周文斌
霍宗亮
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Abstract

本发明公开了一种半导体器件及其制备方法，该半导体器件包括贯穿堆叠层的沟道结构，所述沟道结构包括电荷捕获层。所述电荷捕获层包括沿第一方向排布的多个电荷捕获结构，以及位于相邻两个所述电荷捕获结构之间的隔离结构。由此，多个电荷捕获结构被隔离结构隔离，可以降低电荷捕获层中的电子在第一方向的漂移或扩散。

Description

一种半导体器件及其制备方法
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。
背景技术
现有的3D NAND工艺，通过刻蚀堆叠层形成垂直的沟道孔，并在沟道孔的内表面沉积ONO薄膜(阻挡层、电荷捕获层和隧穿层)作为存储层，其中电荷捕获层(trap layer)作为存储电子的功能层，电荷捕获层通过阻挡层与导电的栅极层隔绝，且通过隧穿层与导电的沟道层隔绝。
在数据保持的过程中，电荷捕获层随着时间延长或者沟道长度的缩短而显著降低存储器件的可靠性，有需要对这问题加以改善。
发明内容
本发明实施例的目的在于提供一种半导体器件及其制备方法，旨在降低电荷捕获层中的电子沿沟道结构方向的漂移或扩散，提高器件可靠性。
一方面，本发明实施例提供一种半导体器件，所述半导体器件包括：
衬底；
位于所述衬底上的堆叠层；
贯穿所述堆叠层的沟道结构，所述沟道结构包括电荷捕获层；
其中，所述电荷捕获层包括沿第一方向排布的多个电荷捕获结构，以及位于相邻两个所述电荷捕获结构之间的隔离结构，所述第一方向为所述沟道结构的延伸方向。
进一步，所述堆叠层包括交替层叠设置的层间绝缘层和栅极层，每个所述隔离结构对应一层所述栅极层。
进一步，所述栅极层的厚度大于每个所述隔离结构在所述第一方向的厚度，每个所述电荷捕获结构对应两层相邻的所述栅极层。
进一步，每个所述电荷捕获结构在第二方向上的投影，分别与对应的两层相邻的所述栅极层在所述第二方向上的投影至少部分重合，以使每个所述电荷捕获结构受对应的两层相邻的所述栅极层共同控制，所述第二方向为所述栅极层的延伸方向。
进一步，所述栅极层的厚度等于每个所述隔离结构在所述第一方向的厚度。
进一步，所述堆叠层包括下堆叠层和位于所述下堆叠层上的上堆叠层，以及位于所述下堆叠层和所述上堆叠层之间的中间绝缘层；
所述沟道结构包括贯穿所述下堆叠层和部分所述中间绝缘层的下沟道结构，以及贯穿所述上堆叠层和部分所述中间绝缘层的上沟道结构，所述上沟道结构和所述下沟道结构在所述中间绝缘层中连通。
进一步，所述沟道结构还包括：
沟道层；
围绕所述沟道层的隧穿层，所述电荷捕获层围绕所述隧穿层；
围绕所述电荷捕获层的阻挡层。
另一方面，本发明实施例提供一种半导体器件的制备方法，所述制备方法包括：
提供衬底；
在所述衬底上形成堆叠结构；
形成贯穿所述堆叠结构的沟道结构和栅线缝隙，所述沟道结构包括沿第一方向延伸的电荷存储层；
通过所述栅线缝隙对所述电荷存储层进行部分氧化，以形成电荷捕获层；
其中，所述电荷捕获层包括沿第一方向排布的多个电荷捕获结构，以及位于相邻两个所述电荷捕获结构之间的隔离结构，所述第一方向为所述沟道结构的延伸方向。
进一步，所述堆叠结构包括交替层叠设置的层间绝缘层和层间牺牲层；所述通过所述栅线缝隙对所述电荷存储层进行部分氧化的步骤，包括：
通过所述栅线缝隙去除所述层间牺牲层，以形成多层空腔；
通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化，以形成与所述多层空腔一一对应的多个所述隔离结构和位于相邻两个所述隔离结构之间的所述电荷捕获结构；
在所述多层空腔中填充栅极层。
进一步，所述通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化的步骤，包括：
对所述空腔正对的部分所述电荷存储层进行氧化，以形成所述电荷捕获层，其中，所述隔离结构在所述第一方向的厚度等于一层所述空腔的厚度。
进一步，所述通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化的步骤之后，所述制备方法还包括：
通过所述栅线缝隙和所述空腔对所述层间绝缘层进行刻蚀，以减薄每层所述层间绝缘层的厚度，增大每层所述空腔的厚度，使每层所述空腔的厚度大于所述隔离结构在所述第一方向的厚度。
进一步，每个所述电荷捕获结构对应两层相邻的所述栅极层，且每个所述电荷捕获结构在第二方向上的投影，分别与对应的两层相邻的所述栅极层在所述第二方向上的投影至少部分重合，以使每个所述电荷捕获结构受对应的两层相邻的所述栅极层共同控制，所述第二方向为在平行于所述栅极层的方向。
进一步，所述通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化的步骤，包括：
对所述空腔对应的部分所述电荷存储层的中间部分进行氧化，以形成所述电荷捕获层，其中，所述隔离结构在所述第一方向的厚度小于一层所述空腔的厚度。
进一步，所述在所述衬底上形成堆叠结构的步骤，包括：
在所述衬底上依次形成下堆叠结构、中间绝缘层和上堆叠结构；
其中，所述沟道结构包括贯穿所述下堆叠结构和部分所述中间绝缘层的下沟道结构，以及贯穿所述上堆叠结构和部分所述中间绝缘层的上沟道结构，所述上沟道结构和所述下沟道结构在所述中间绝缘层中连通。
本发明实施例的有益效果是：提供一种半导体器件及其制备方法，该半导体器件包括贯穿堆叠层的沟道结构，所述沟道结构包括电荷捕获层。所述电荷捕获层包括沿第一方向排布的多个电荷捕获结构，以及位于相邻两个所述电荷捕获结构之间的隔离结构。由此，多个电荷捕获结构被隔离结构隔离，可以降低电荷捕获层中的电子在第一方向的漂移或扩散。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明实施例提供的半导体器件的结构示意图一；
图2是本发明实施例提供的半导体器件的结构示意图二；
图3是本发明实施例提供的半导体器件的结构示意图三；
图4是本发明实施例的进一步实施例提供的半导体器件的结构示意图；
图5是图4中A处的放大结构示意图；
图6是本发明实施例提供的半导体器件的制备方法的流程示意图；
图7a-7e是本发明实施例提供的半导体器件在制备过程中的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
发明人经过研究发现，电荷捕获层中的电子一方面会反向隧穿到隧穿层中或发射到阻挡层中，另一方面会通过沿沟道结构方向的漂移或扩散而损失，使存储器件的可靠性降低。而随着时间延长或沟道长度的缩短，电子沿沟道结构方向的漂移或扩散更加严重。
请参阅图1，图1是本发明实施例提供的半导体器件的结构示意图一。该半导体器件可以是三维存储器的一部分，也可以是三维存储器整体，还可以是其他类别的半导体相关结构。
该半导体器件包括：衬底10；位于所述衬底10上的堆叠层20，所述堆叠层20包括交替层叠设置的层间绝缘层201和栅极层202；贯穿所述堆叠层20的沟道结构30，所述沟道结构30包括沟道层31，围绕所述沟道层31的隧穿层32，围绕所述隧穿层32的电荷捕获层33，以及围绕所述电荷捕获层33的阻挡层34。其中，所述电荷捕获层33包括沿第一方向排布的多个电荷捕获结构331，以及位于相邻两个所述电荷捕获结构331之间的隔离结构332，每个所述隔离结构332对应一层所述栅极层202。其中，第一方向为沟道结构30的延伸方向。
衬底10可以为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为堆叠层，例如Si/SiGe等。
堆叠层20包括沿垂直于衬底10的方向交替层叠的层间绝缘层201和栅极层202，层间绝缘层201可以为氧化硅，栅极层202的材料可以包括金属，诸如钨(W)，还可以包括多晶硅或者金属硅化物，例如从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、W和钛(Ti)中选择的金属硅化物。层间绝缘层201和栅极层202的形成方法包括但不限于化学气相沉积(Chemical VaporDeposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)和物理气相沉积(PhysicalVapor Deposition,PVD)等。
阻挡层34和隧穿层32的示例性材料为氧化硅，沟道层31的示例性结构为多晶硅，但可以理解这些层可以选择其他材料。所述隔离结构332的材料包括氧化硅，所述电荷捕获结构331的材料包括氮化硅。
该沟道结构30还可以包括被所述沟道层31包围的介质层，所述介质层的材料可以为氧化硅。
在进行写或编程操作时，电子从沟道层31穿过隧穿层32进入到电荷捕获层33并存储，阻挡层34用于阻止电荷向栅极层202移动，隧穿层32可以阻止电荷反向穿过(即从电荷捕获层33向沟道层31移动)。因此采用隔离结构332将电荷捕获层33隔开成多个电荷捕获结构331，可以防止电子在第一方向移动。其中，隔离结构332与层间绝缘层201沿第一方向交替设置。
具体的，每个隔离结构332可以与一层栅极层202一一对应，且隔离结构332的厚度与栅极层202的厚度可以相同，也可以不同。在图1中，隔离结构332在第一方向的厚度W1与栅极层202的厚度W2相等，换句话说，电荷捕获结构331在第一方向的厚度与层间绝缘层201的厚度相等。进一步的，隔离结构332在第二方向的投影与栅极层202在所述第二方向的投影完全重合，第二方向为栅极层202的延伸方向。在本实施例中，相邻两层栅极层202共同控制位于所述相邻两层栅极层202之间的电荷捕获结构331。因为每个电荷捕获结构331属于一个存储单元，因此每个存储单元被两个相邻的栅极层202(或相邻的两条字线)共同控制，即实现存储单元的双栅控制。比如，相邻的栅极层202a和202b共同控制电荷捕获结构331a，相邻的栅极层202b和202c共同控制电荷捕获结构331b，依次类推。
该半导体器件还可以包括贯穿堆叠层20的栅线缝隙结构41，所述栅线缝隙结构41包括栅线缝隙和填充所述栅线缝隙的填充层，所述填充层可以为绝缘材料，也可以为绝缘材料和被所述绝缘材料包围的导电材料。
请参阅图2，图2是本发明实施例提供的半导体器件的结构示意图二。为了便于理解和简要说明，图2半导体器件中的部件与图1半导体器件中相同的部件可以使用相同的标号。
该半导体器件包括衬底10、堆叠层20’和沟道结构30，沟道结构30包括沟道层31、围绕沟道层31的隧穿层32、围绕隧穿层32的电荷捕获层33和围绕电荷捕获层33的阻挡层34。该堆叠层20’包括交替层叠设置的层间绝缘层201’和栅极层202’，图2中栅极层202’的厚度大于图1中的栅极层202的厚度，图2中的层间绝缘层201’的厚度小于图1中层间绝缘层201的厚度。
该电荷捕获层33包括在第一方向交替设置的电荷捕获结构331和隔离结构332，所述隔离结构332将电荷捕获结构331隔离以实现每个存储单元的电荷捕获结构331的隔离，因此可以防止电荷捕获结构331中的电子在第一方向移动，进而避免电子在第一方向发生漂移或扩散，提高器件性能的稳定性。
由于图2栅极层202’的厚度W3大于图1中栅极层202的厚度W2，因此隔离结构332在第一方向的厚度W1小于栅极层202’的厚度W3，换句话说，电荷捕获结构331在第一方向的厚度大于层间绝缘层201’的厚度，因此每个电荷捕获结构331对应两层相邻的栅极层202’。比如，电荷捕获结构331a由对应的两个相邻的栅极层202’a和202’b共同控制，电荷捕获结构331b由对应的两个相邻的栅极层202’b和202’c共同控制，以此类推。
进一步的，每个电荷捕获结构331在第二方向上的投影，分别与对应的两层相邻的栅极层202’在第二方向上的投影至少部分重合，以使每个电荷捕获结构331受对应的两层相邻的栅极层202’共同控制，所述第二方向为在平行于栅极层202’的方向。比如，电荷捕获结构331a在第二方向的投影与栅极层202’a在第二方向的投影部分重合，且与栅极层202’b在第二方向的投影部分重合。
可以理解的是，图2和图1相比较，其电荷捕获结构331的厚度可以相等，其隔离结构332的厚度也可以相等(都为W1)，图2中栅极层202’的厚度W3相比于图1中栅极层202的厚度W2更大，图2中层间绝缘层201’的厚度相比于图1中层间绝缘层201的厚度更小，但图2中堆叠层20’的厚度可以与图1中堆叠层20的厚度相等。
请参阅图3，图3是本发明实施例提供的半导体器件的结构示意图三。为了便于理解和简要说明，图3半导体器件中的部件与图1半导体器件中相同的部件可以使用相同的标号，且本实施例仅对与图1中实施例的区别进行说明。
图3与图1的区别在于，隔离结构332’在第一方向的厚度W1’小于栅极层202的厚度W2。也就是说图3与图1的层间绝缘层201的厚度相等，栅极层202的厚度也相等，只是图3中隔离结构332’的厚度小于图1中隔离结构332的厚度。因此，在本实施例中，电荷捕获结构331在第一方向的厚度大于层间绝缘层201的厚度，则每个电荷捕获结构331对应两层相邻的栅极层202。
请参阅图4和图5，图4是本发明实施例的进一步实施例提供的半导体器件的结构示意图，图5是图4中A处的放大结构示意图。
该半导体器件包括衬底100、位于衬底100上的堆叠层200和沿第一方向贯穿堆叠层200的沟道结构300。所述沟道结构300包括沟道层301，围绕所述沟道层301的隧穿层302，围绕所述隧穿层302的电荷捕获层303，以及围绕所述电荷捕获层303的阻挡层304。其中，所述电荷捕获层303沿第一方向包括多个电荷捕获结构3031，以及位于相邻两个所述电荷捕获结构3031之间的隔离结构3032，且每个所述隔离结构3032对应一层所述栅极层2002。
在本实施例中，所述堆叠层200包括下堆叠层210和位于所述下堆叠层210上的上堆叠层220，以及位于所述下堆叠层210和所述上堆叠层220之间的中间绝缘层230。具体的，所述沟道结构300包括贯穿所述下堆叠层210和部分所述中间绝缘层230的下沟道结构310，以及贯穿所述上堆叠层220和部分所述中间绝缘层230的上沟道结构320，所述上沟道结构320和所述下沟道结构310在所述中间绝缘层230中连通。其中，上堆叠层220和下堆叠层210包括层叠设置的层间绝缘层2001和栅极层2002。
如图5所示，所述栅极层2002的厚度W4大于每个所述隔离结构3032在所述第一方向的厚度W5，每个所述电荷捕获结构3031对应两层相邻的所述栅极层2002。进一步的，每个电荷捕获结构3031在第二方向上的投影，分别与对应的两层相邻的栅极层2002在第二方向上的投影至少部分重合，以使每个电荷捕获结构3031受对应的两层相邻的栅极层2002共同控制，所述第二方向为在平行于栅极层2002的方向。
本发明实施例提供的半导体器件，隔离结构3032与电荷捕获结构3031在第一方向交替设置，以降低电荷捕获结构3031中的电子沿沟道结构300方向的漂移或扩散，提高器件可靠性。且隔离结构3032的厚度小于或等于栅极层2002的厚度，可以实现每个电荷捕获结构3031(或存储单元)的双栅控制。
请参阅图6，图6是本发明实施例提供的半导体器件的制备方法的流程示意图，请同时参阅图7a-7e，图7a-7e是本发明实施例提供的半导体器件在制备过程中的结构示意图。该制备方法包括以下步骤S1-S6。本实施例以制备图1-图3中的半导体器件为例，对该制备方法进行说明。
请参见图6中的步骤S1-S3和图7a。
步骤S1：提供衬底10。
衬底10可以为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为堆叠结构，例如Si/SiGe等。
步骤S2：在所述衬底10上形成堆叠结构20A，所述堆叠结构20A包括交替层叠设置的层间绝缘层201和层间牺牲层203。
堆叠结构20A包括沿垂直于衬底10的方向(Z)交替层叠的层间绝缘层201和层间牺牲层203，层间绝缘层201可以为氧化硅，层间牺牲层203可以为氮化硅。层间绝缘层201和层间牺牲层203具有不同的刻蚀选择性。层间绝缘层201和层间牺牲层203的形成方法包括但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom LayerDeposition,ALD)和物理气相沉积(Physical Vapor Deposition,PVD)等。
可以参考图4，当半导体器件为双堆栈时，形成堆叠结构的步骤可以包括：在所述衬底100上依次形成下堆叠结构、中间绝缘层和上堆叠结构，其中，所述沟道结构300包括贯穿所述下堆叠结构和部分所述中间绝缘层230的下沟道结构310，以及贯穿所述上堆叠结构和部分所述中间绝缘层230的上沟道结构320，所述上沟道结构320和所述下沟道结构310在所述中间绝缘层230中连通。其中，上堆叠结构和下堆叠结构包括层叠设置的层间绝缘层2001和层间牺牲层。
步骤S3：形成贯穿所述堆叠结构20A的沟道结构30和栅线缝隙40，所述沟道结构30包括沿第一方向延伸的电荷存储层330。
具体的，先形成沟道孔，再在沟道孔中依次沉积阻挡层34、电荷存储层330、隧穿层32和沟道层31，以形成沟道结构30。沟道孔和栅线缝隙40可以一起刻蚀形成，也可以分开刻蚀形成。
阻挡层34和隧穿层32的示例性材料为氧化硅，电荷存储层330的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构。沟道层31的示例性结构为多晶硅，但可以理解这些层可以选择其他材料。该沟道结构30还可以包括被所述沟道层31围绕的介质层，所述介质层的材料可以为氧化硅。
请参见图6中的步骤S4和图7b。
步骤S4：通过所述栅线缝隙40去除所述层间牺牲层203，以形成多层空腔204。
具体的，刻蚀剂从栅线缝隙40中进入到各层层间牺牲层203，以去除各层层间牺牲层203形成多层空腔204，所述空腔204与所述层间绝缘层201交替设置，且所述多层空腔204通过栅线缝隙40连通。
请参见图6中的步骤S5和图7c。
步骤S5：通过所述栅线缝隙40和所述空腔204对所述电荷存储层330进行部分氧化，以形成电荷捕获层33。
具体的，对所述空腔204正对的部分所述电荷存储层330进行氧化，以形成电荷捕获层33，电荷捕获层33包括被氧化的多个隔离结构332和未被氧化的多个电荷捕获结构331，多个隔离结构332与所述多层空腔204一一对应，每个电荷捕获结构331位于相邻两个所述隔离结构332之间。所述氧化的方法包括湿法氧化、干法氧化、远程等离子体氧化和原位水汽生长其中之一。通过控制氧化的时间和速率可以控制隔离结构332形成的厚度，比如隔离结构332在第一方向的厚度W1等于一层所述空腔204的厚度W2’，则所述电荷捕获结构331在所述第一方向的厚度等于一层所述层间绝缘层201的厚度。
请参见图7d，在一种实施例中，对所述空腔204对应的部分电荷存储层330的中间部分进行氧化，以形成所述电荷捕获层33(包括隔离结构332’和电荷捕获结构331)。具体的，可以将氧化物定向引入，从而实现只对空腔204对应的部分电荷存储层330的中间部分进行氧化，使得氧化形成的隔离结构332’在所述第一方向的厚度W1’小于一层所述空腔204的厚度W2’。
请参见图6中的步骤S6和图1和图3。
步骤S6：在所述多层空腔204中填充栅极层202。
可以采用上述任一种沉积工艺通过栅线缝隙40在各层空腔204中形成栅极层202。在图7c中，由于栅极层202的厚度W2与空腔204的厚度W2’相等，而空腔204的厚度W2’等于隔离结构332的厚度W1，因此隔离结构332在第一方向的厚度W1等于一层所述栅极层202的厚度W2。填充栅极层202后的结构如图1所示，栅极层202和层间绝缘层201组成堆叠结构20。
在图7d中，由于隔离结构332’的厚度W1’小于空腔204的厚度W2’，因此隔离结构332’在第一方向的厚度W1’小于一层所述栅极层202的厚度W2，填充后的结构如图3所示。
请参见图7e，在一种实施例中，在步骤S5之后且在步骤S6之前，该制备方法还可以包括：在图7c的基础上，通过所述栅线缝隙40和所述空腔204对所述层间绝缘层201进行刻蚀，以减薄每层所述层间绝缘层201的厚度(成为层间绝缘层201’)，增大每层所述空腔204的厚度(成为空腔204’)，使每层所述空腔204’的厚度W3’大于所述隔离结构332在所述第一方向的厚度W1。
减薄所述层间绝缘层201形成层间绝缘层201’和空腔204’后，再于所述空腔204’中填充栅极层202’，形成的结构如图2所示，栅极层202’和层间绝缘层201’组成堆叠结构20’。由于栅极层202’的厚度W3等于空腔204’的厚度W3’，因此每层所述栅极层202’的厚度W3大于所述隔离结构332在所述第一方向的厚度W1。
进一步的，每个电荷捕获结构331在第二方向上的投影，分别与对应的两层相邻的栅极层202’在第二方向上的投影至少部分重合，以使每个电荷捕获结构331受对应的两层相邻的栅极层202’共同控制，所述第二方向为在平行于栅极层202’的方向。
如图1或图2或图3所示，该制备方法还可以包括在所述栅线缝隙40中形成填充层，以形成栅线缝隙结构41，所述填充层可以为绝缘材料，也可以为绝缘材料和被所述绝缘材料包围的导电材料。
本发明实施例提供的半导体器件的制备方法，在去除层间牺牲层203后，对空腔204对应的电荷存储层330进行部分氧化，形成隔离结构332和电荷捕获结构331，可以降低电荷捕获结构331中的电子沿沟道结构30方向漂移或扩散，提升器件稳定性。且每个电荷捕获结构331对应两层相邻的栅极层202，每个电荷捕获结构331由对应的两层相邻的栅极层202共同控制。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (14)

1.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
位于所述衬底上的堆叠层；
贯穿所述堆叠层的沟道结构，所述沟道结构包括电荷捕获层；
其中，所述电荷捕获层包括沿第一方向排布的多个电荷捕获结构，以及位于相邻两个所述电荷捕获结构之间的隔离结构，所述第一方向为所述沟道结构的延伸方向。
2.根据权利要求1所述的半导体器件，其特征在于，所述堆叠层包括交替层叠设置的层间绝缘层和栅极层，每个所述隔离结构对应一层所述栅极层。
3.根据权利要求2所述的半导体器件，其特征在于，所述栅极层的厚度大于每个所述隔离结构在所述第一方向的厚度，每个所述电荷捕获结构对应两层相邻的所述栅极层。
4.根据权利要求3所述的半导体器件，其特征在于，每个所述电荷捕获结构在第二方向上的投影，分别与对应的两层相邻的所述栅极层在所述第二方向上的投影至少部分重合，以使每个所述电荷捕获结构受对应的两层相邻的所述栅极层共同控制，所述第二方向为所述栅极层的延伸方向。
5.根据权利要求2所述的半导体器件，其特征在于，所述栅极层的厚度等于每个所述隔离结构在所述第一方向的厚度。
6.根据权利要求1所述的半导体器件，其特征在于，所述堆叠层包括下堆叠层和位于所述下堆叠层上的上堆叠层，以及位于所述下堆叠层和所述上堆叠层之间的中间绝缘层；
所述沟道结构包括贯穿所述下堆叠层和部分所述中间绝缘层的下沟道结构，以及贯穿所述上堆叠层和部分所述中间绝缘层的上沟道结构，所述上沟道结构和所述下沟道结构在所述中间绝缘层中连通。
7.根据权利要求1所述的半导体器件，其特征在于，所述沟道结构还包括：
沟道层；
围绕所述沟道层的隧穿层，所述电荷捕获层围绕所述隧穿层；
围绕所述电荷捕获层的阻挡层。
8.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上形成堆叠结构；
形成贯穿所述堆叠结构的沟道结构和栅线缝隙，所述沟道结构包括沿第一方向延伸的电荷存储层；
通过所述栅线缝隙对所述电荷存储层进行部分氧化，以形成电荷捕获层；
其中，所述电荷捕获层包括沿第一方向排布的多个电荷捕获结构，以及位于相邻两个所述电荷捕获结构之间的隔离结构，所述第一方向为所述沟道结构的延伸方向。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述堆叠结构包括交替层叠设置的层间绝缘层和层间牺牲层；所述通过所述栅线缝隙对所述电荷存储层进行部分氧化的步骤，包括：
通过所述栅线缝隙去除所述层间牺牲层，以形成多层空腔；
通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化，以形成与所述多层空腔一一对应的多个所述隔离结构和位于相邻两个所述隔离结构之间的所述电荷捕获结构；
在所述多层空腔中填充栅极层。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化的步骤，包括：
对所述空腔正对的部分所述电荷存储层进行氧化，以形成所述电荷捕获层，其中，所述隔离结构在所述第一方向的厚度等于一层所述空腔的厚度。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化的步骤之后，所述制备方法还包括：
通过所述栅线缝隙和所述空腔对所述层间绝缘层进行刻蚀，以减薄每层所述层间绝缘层的厚度，增大每层所述空腔的厚度，使每层所述空腔的厚度大于所述隔离结构在所述第一方向的厚度。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，每个所述电荷捕获结构对应两层相邻的所述栅极层，且每个所述电荷捕获结构在第二方向上的投影，分别与对应的两层相邻的所述栅极层在所述第二方向上的投影至少部分重合，以使每个所述电荷捕获结构受对应的两层相邻的所述栅极层共同控制，所述第二方向为在平行于所述栅极层的方向。
13.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述通过所述栅线缝隙和所述空腔对所述电荷存储层进行部分氧化的步骤，包括：
对所述空腔对应的部分所述电荷存储层的中间部分进行氧化，以形成所述电荷捕获层，其中，所述隔离结构在所述第一方向的厚度小于一层所述空腔的厚度。
14.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述在所述衬底上形成堆叠结构的步骤，包括：
在所述衬底上依次形成下堆叠结构、中间绝缘层和上堆叠结构；
其中，所述沟道结构包括贯穿所述下堆叠结构和部分所述中间绝缘层的下沟道结构，以及贯穿所述上堆叠结构和部分所述中间绝缘层的上沟道结构，所述上沟道结构和所述下沟道结构在所述中间绝缘层中连通。
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