CN112640103B - 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法 - Google Patents

具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法 Download PDF

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Abstract

三维(3D)存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括导电层和与导电层交错的电介质层。沟道结构具有沿着横向方向突出并分别面向导电层的多个突出部分，以及分别面向电介质层而不沿着横向方向突出的多个正常部分。沟道结构包括分别在突出部分中的多个阻挡结构，以及分别在突出部分中并在多个阻挡结构之上的多个存储结构。阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。

Description

具有在三维存储器器件中的突出部分的沟道结构和用于形成 其的方法
技术领域
本公开内容涉及三维(3D)存储器器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。作为结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以处理在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制往返存储器阵列的信号的外围设备。
发明内容
在本公开内容中公开了3D存储器器件和用于形成其的方法的实施方式。
在一个示例中，3D存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括导电层和与导电层交错的电介质层。沟道结构具有沿着横向方向突出并分别面向导电层的多个突出部分，以及分别面向电介质层而不沿着横向方向突出的多个正常部分。沟道结构包括分别在突出部分中的多个阻挡结构，以及分别在突出部分中并在多个阻挡结构之上的多个存储结构。阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。
在另一示例中，3D存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括导电层和与导电层交错的电介质层。沟道结构包括彼此分离的多个阻挡结构以及分别在多个阻挡结构之上的多个存储结构。存储结构中的每个存储结构在相应对的电介质层之间延伸并与阻挡结构中的相应阻挡结构平行。
在又一示例中，公开了用于形成3D存储器器件的方法。在衬底之上形成包括第一层和与第一层交错的第二层的叠层结构。形成穿过叠层结构垂直地延伸的开口。移除第二层的面向开口的部分以形成多个凹槽。沿着凹槽的侧壁形成多个阻挡结构。分别在阻挡结构之上形成多个存储结构，使得阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。
附图说明
被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同描述一起进一步用来解释本公开内容的原理并使在相关领域中的技术人员能够制造和使用本公开内容。
图1A和1B示出根据本公开内容的一些实施方式的示例性3D存储器器件的横截面的侧视图。
图2A-2G示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性制造工艺。
图3A-3C示出根据本公开内容的一些实施方式的用于形成3D存储器器件中的阻挡结构的示例性制造工艺。
图4A-4F示出根据本公开内容的一些实施方式的用于形成3D存储器器件中的阻挡结构的另一示例性制造工艺。
图5示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性方法的流程图。
图6A示出根据本公开内容的一些实施方式的用于形成3D存储器器件中的阻挡结构的示例性方法的流程图。
图6B示出根据本公开内容的一些实施方式的用于形成3D存储器器件中的阻挡结构的另一示例性方法的流程图。
图7示出根据本公开内容的一些实施方式的用于形成3D存储器器件中的存储结构的示例性方法的流程图。
图8示出沟道结构的电子显微图像。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然讨论了特定的配置和布置，但应理解，这仅为了说明性目的而完成。因此，其它配置和布置可以被使用而不偏离本公开内容的范围。另外，本公开内容还可以用于各种其它应用。如在本公开内容中描述的功能和结构特征可以与彼此且以未在附图中描绘的方式被组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，再次至少部分地根据上下文，术语“基于”可被理解为不一定意欲传达排他的一组因素，且可替代地允许存在不一定明确地描述的额外因素。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，但还可以包括它“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用中的或正在操作中的设备的不同定向。装置可以以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的长度小的长度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中，形成互连线和/或通孔触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或过程的设计阶段期间设置的部件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器器件”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直的/垂直地”意指在名义上垂直于衬底的横向表面。
电荷俘获是在一些存储器器件(例如3D NAND存储器器件)中使用的半导体存储器技术，其使用氮化硅膜作为存储层以存储电子。在一些存储器器件中，一个存储器单元的电荷俘获层(例如，氮化硅膜)通常不沿着单元串与另一存储器单元的电荷俘获层隔离。但替代地，电荷俘获层可在存储器串中的多个存储器单元当中被共享。在电荷层在多个存储器单元当中被共享的情况下，为一个存储器单元俘获的电荷可散布到另一存储器单元，从而引起在相邻存储器单元之间的电荷散布(也被称为电荷迁移)。电荷散布可能对数据保留特性变成问题并引起干扰问题，因为3D存储器器件继续垂直地按比例扩大且单元尺寸和间距积极地缩小。
避免在电荷俘获层中的电荷迁移问题的一种方法是针对每个存储器单元将连续的氮化硅膜切割成单独的部分，从而在物理上阻止电荷在存储器单元之间散布。由这样的方法形成的每个沟道结构的侧壁通常具有在侧视图中的蛇形剖面，以及连续阻挡层(即，沟道结构的最外面的层)遵循蛇形剖面(例如，如图8所示)，电荷俘获层形成在连续阻挡层之上。作为结果，在每个存储器单元中，电荷俘获层的相应部分的垂直尺寸(例如，图8中的陷阱长度LT)变得比阻挡层的相应部分的垂直尺寸(例如，图8中的阻挡长度LB)和相应的栅极长度(例如，图8中的LG)小。换句话说，蛇形阻挡层的部分在电荷俘获层的每个部分和栅极到栅极电介质之间横向地延伸，使陷阱长度LT变得比栅极长度LG小。在陷阱长度LT和栅极长度LG之间的差异以及垂直地在电荷俘获层部分和栅极到栅极电介质之间的额外阻挡层部分可以引起在每个存储器单元中的电场的不均匀分布，从而影响3D存储器器件的性能。
为了处理上文提到的问题，本公开内容引入解决方案，其中，沟道结构具有在3D存储器器件中的突出部分，其在名义上具有相同的陷阱长度和栅极长度。在一些实施方式中，彼此分离的多个阻挡结构(而不是在一些已知解决方案中遵循沟道结构的蛇形剖面的连续阻挡层)不横向地延伸，以占据在每个存储部分和栅极到栅极电介质之间的空间，这减小在已知解决方案中的存储部分的陷阱长度。作为结果，在每个存储器单元中的电场可以更均匀地分布，使存储器单元的控制变得更容易。可以使用各种方法来形成本文公开的沟道结构。
图1A和1B示出根据本公开内容的一些实施方式的示例性3D存储器器件100的横截面的侧视图。3D存储器器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化硅(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它适当的材料。在一些实施方式中，衬底102是经减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学气相沉积(CMP)或其任何组合而减薄。注意，在图1A和1B中包括x-和y-轴以进一步示出在3D存储器器件100中的部件的空间关系。3D存储器器件100的衬底102包括在x-方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如在本文使用的，当衬底在y-方向上位于3D存储器器件的最低平面中时，一个部件(例如，层或器件)是否在3D存储器器件(例如，3D存储器器件100)的另一部件(例如，或层或器件)“上”、“之上”或“之下”是在y-方向(即，垂直方向)上相对于3D存储器器件的衬底(例如，衬底102)而确定的。在整个本公开内容中应用用于描述空间关系的相同概念。
3D存储器器件100可以是单块3D存储器器件的部分。术语“单块”意指在单个衬底上形成的3D存储器器件的部件(例如，外围设备和存储器阵列器件)。对于单块3D存储器器件，由于外围器件处理和存储器阵列器件处理的错综复杂，制造遇到额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造由与在同一衬底上已形成或将形成的外围器件相关联的热预算约束。
可选地，3D存储器器件100可以是非单块3D存储器器件的部分，其中，部件(例如，外围器件和存储器阵列器件)可单独地在不同的衬底上形成并接着例如以面对面方式被键合。在一些实施方式中，存储器阵列器件衬底(例如，衬底102)保留作为键合非单块3D存储器器件的衬底，且外围器件(例如，包括用于制造3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如，页面缓冲器、解码器和锁存器；未示出)翻转并朝着存储器阵列器件(例如，NAND存储器串)面向下用于混合键合。应理解，在一些实施方式中，存储器阵列器件衬底(例如，衬底102)翻转并朝着外围器件(未示出)面向下用于混合键合，使得在键合非单块3D存储器器件中，存储器阵列器件在外围器件之上。存储器阵列器件衬底(例如，衬底102)可以是经减薄的衬底(其不是键合非单块3D存储器器件的衬底)，且非单块3D存储器器件的后段制程(BEOL)互连可在经减薄的存储器阵列器件衬底的背侧上形成。
在一些实施方式中，3D存储器器件100是NAND闪速存储器器件，其中，在衬底102之上垂直地延伸的NAND存储器串的阵列中提供存储器单元。每个NAND存储器串可以为穿过多个对延伸的沟道结构110的形式，每个对包括导电层106和电介质层108(在本文被称为“导电/电介质层对”)。堆叠的导体/电介质层对在本文也被称为“存储器叠层”104。在一些实施方式中，焊盘层(未示出)(例如，氧化硅层)形成在衬底102和存储器叠层104之间。在存储器叠层104中的导电/电介质层对的数量(例如，32、64、96、128、160、192、224、256等)可确定在3D存储器器件100中的存储器单元的数量。存储器叠层104可包括多个垂直交错的导电层106和电介质层108。在存储器叠层104中的导电层106和电介质层108可在垂直方向上交替。导电层106可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层106可包括由粘接层和栅极电介质层包围的栅极电极(栅极线)。导电层106的栅极电极可作为字线横向地延伸，终止于存储器叠层104的一个或多个阶梯结构处。电介质层108可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。虽然未示出，应理解，在一些实施方式中，存储器叠层104具有多叠片架构，其包括堆叠在彼此之上的多个存储器叠片以增加导体/电介质层对的数量。
如图1A和1B所示，沟道结构110可包括在沟道结构110的下部分中(例如，在下端处)的半导体插塞112。如在本文使用的，当衬底102位于3D存储器器件100的最低平面中时，部件(例如，沟道结构110)的“上端”是在y-方向上更远离衬底102的端部，以及部件(例如，沟道结构110)的“下端”是在y-方向上更接近衬底102的端部。在一些实例中，半导体插塞112可包括在任何适合的方向上从衬底102外延地生长的单晶体半导体材料(也被称为“单晶半导体材料”)，例如，单晶硅。在单晶材料中，整个样品的晶格可以一直到样品的边缘是连续的和不间断的而没有晶粒边界。在一些实施方式中，半导体插塞112包括单晶硅(衬底102的相同材料)。换句话说，半导体插塞112可包括与衬底102的材料相同的外延地生长的半导体层。例如，衬底102可以是硅衬底，且半导体插塞112可以是单晶硅插塞。半导体插塞112可以起由沟道结构110的源级选择栅极控制的沟道的作用。
如图1A和1B所示，在半导体插塞112之上，沟道结构110可具有突出部分113和在垂直方向(例如，y-方向)上与突出部分113交错的正常部分115。根据一些实施方式，沟道结构110的突出部分113面向存储器叠层104的导电层106，以及沟道结构110的正常部分115面向存储器叠层104的电介质层108。在一些实施方式中，与正常部分115比较，每个突出部分113横向地(例如，在图1A和1B中的x-方向上)突出到相应的导电层106内。相反，根据一些实施方式，每个正常部分115面向相应的电介质层108而不横向地突出。也就是说，突出部分113的横向尺寸(例如，在图1A和1B中的x-方向上)可大于沟道结构110的正常部分115的横向尺寸。作为结果，在一些实施方式中，沟道结构110的侧壁具有在侧视图中的蛇形剖面，如图1A和1B所示。
如图1A和1B所示，沟道结构110也可包括填充有半导体材料(例如，作为半导体沟道126)和电介质材料(例如，作为存储器膜114)的开口。在一些实施方式中，存储器膜114是在半导体插塞112之上并沿着沟道结构110的侧壁的复合层。应理解，在一些示例中，存储器膜114的底部可进一步在半导体插塞112的顶表面之上横向地延伸。在一些实施方式中，存储器膜114包括从侧壁朝着沟道结构110的中心以这个顺序的多个阻挡结构116、多个存储结构118A和隧穿层120。
根据一些实施方式，不同于在已知解决方案中的阻挡层(其为在沟道结构之上并沿着沟道结构的侧壁形成的连续层，遵循在侧视图中的沟道结构的侧壁的蛇形剖面)，阻挡结构116(也被称为阻挡氧化物)是在沟道结构110的突出部分113中而不是正常部分115中的分立结构。也就是说，根据一些实施方式，阻挡结构在沟道结构110的正常部分115中彼此分离，即，在突出部分113和正常部分115中不是连续的。阻挡结构116可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一些实施方式中，阻挡结构116包括氧化硅。在一些实施方式中，栅极电介质层(未示出)横向地布置在每个阻挡结构116和相应的导电层106之间。例如，栅极电介质层可包括高k电介质，包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)等。
多个存储结构118A(也被称为存储氮化物)可分别在多个阻挡结构116之上形成。存储结构118A可包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，存储结构118A包括氮化硅。根据一些实施方式，如图1A所示，存储结构118A布置在沟道结构110的突出部分113中。也就是说，沟道结构110的每个突出部分113可包括相应的阻挡结构116和在阻挡结构116之上的相应存储结构118A。根据一些实施方式，每个存储结构118A在相应对的电介质层108之间延伸，且与阻挡结构116中的相应阻挡结构平行。不同于在已知解决方案中的连续阻挡层(其在存储结构和相应对的电介质层(即，栅极到栅极电介质)之间横向地延伸)，分离的阻挡结构116不占据垂直地在每个存储结构118A和相应对的电介质层108(在存储结构118A之上和之下)之间的空间。作为结果，每个存储结构118A可与存储器叠层104的相应对的电介质层108垂直地接触。因此，根据一些实施方式，存储结构118A的垂直尺寸(即，陷阱长度LT)与阻挡结构116的垂直尺寸(即，阻挡长度LB)在名义上相同。在一些实施方式中，因为阻挡结构116的垂直尺寸(即，阻挡长度LB)与导电层106(即，存储器单元的栅极电极)的垂直尺寸(即，栅极长度LG)在名义上相同，存储结构118A的垂直尺寸(即，陷阱长度LT)与导电层106(即，栅极电极)的垂直尺寸(即，栅极长度LG)也在名义上相同。这不同于在已知解决方案中的沟道结构，其中，陷阱长度LT小于栅极长度LG和阻挡长度LB(例如，在图8中示出)。
在突出部分113中的每个存储结构118A可以与相应的导电层106共面，并可被由导电层106(即，存储器单元的栅极电极)产生的电场影响。作为结果，存储结构118A可存储来自半导体沟道126的电荷(例如，电子或空穴)。在存储结构118A中的电荷的存储或移除可影响接通/断开状态和/或半导体沟道126的电导率。因为每个导电层106和相应的存储结构118A可具有名义上相同的垂直尺寸，与已知的解决方案比较，由导电层106创建并施加到存储结构118A的电场可以在沟道结构110中是更均匀的，从而使对在存储结构118A中的电荷的存储或移除的控制变得更容易。
虽然存储结构118A在图1A中被示为彼此分离，应理解，在一些示例中，存储结构118A可以是连续存储层的部分。例如，根据一些实施方式，如图1B所示，存储层118包括具有不同厚度的两种类型的结构(例如，在图1B中的x-方向上)：在沟道结构110的突出部分113中的多个存储结构118A以及连接在沟道结构110的正常部分115中的存储结构118A的多个保护结构118B。在一些实施方式中，在沟道结构110的正常部分115中的每个保护结构118B与相应的电介质层108(例如，栅极到栅极电介质)共面，且根据一些实施方式，可以不被由导电层106产生的电场影响。不是存储电荷，保护结构118B可在3D存储器器件100的制造工艺期间连接相邻的存储结构118A并保护电介质层108。在一些实施方式中，在沟道结构110的正常部分115中的保护结构118B连接在沟道结构110的突出部分113中的存储结构118A，使得存储层118是连续的。保护结构118B和存储结构118A可具有相同的材料，例如氮化硅。
应理解，存储层118的每个保护结构118B的厚度需要足够小，以抑制在存储层118的相邻存储结构118A之间的电荷迁移。另一方面，存储层118的保护结构118B的厚度不能太小，以便在制造工艺期间保护在下面的电介质层108。在一些实施方式中，保护结构118B的厚度在大约1nm和大约5nm之间，例如在1nm和5nm之间(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由这些值中的任一个由下端划界的任何范围或在由这些值中的任两个限定的任何范围中)。由于沟道结构110的突出部分113的比正常部分115的横向尺寸更大的横向尺寸，存储结构118A的厚度可大于保护结构118B的厚度，这可允许电荷存储在其中。在一些实施方式中，存储结构118A的厚度在大约10nm和大约20nm之间，例如在10nm和20nm之间(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm，例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由这些值中的任一个由下端划界的任何范围或在由这些值中的任两个限定的任何范围中)。
如图1A和1B所示，隧穿层120(也被称为隧穿氧化物)可在存储结构118A之上形成。在一些实施方式中，隧穿层120的厚度在存储层118(例如，在图1B中示出)之上在名义上是相同的。根据一些实施方式，隧穿层120在突出部分113中和在正常部分115中是连续的。因此，在沟道结构110的突出部分113和正常部分115中的隧穿层120的厚度可以是名义上相同的。来自半导体沟道126的电荷(例如，电子或空穴)可穿过隧穿层120隧穿到存储结构118A。隧穿层120可包括氧化硅、氮氧化硅或其任何组合。在一些实施方式中，阻挡结构116包括氧化硅，存储结构118A包括氮化硅，以及隧穿层120包括氧化硅。存储器膜114因此可被称为电荷俘获类型的3D NAND闪存存储器的“ONO”存储器膜。
如图1A和1B所示，半导体沟道126可在隧穿层120之上形成。在一些实施方式中，半导体沟道126的厚度在隧穿层120之上在名义上是相同的。根据一些实施方式中，半导体沟道126在突出部分113中和在正常部分115中是连续的。因此，在沟道结构110的突出部分113和正常部分115中的半导体沟道126的厚度可以是名义上相同的。半导体沟道126可向存储结构118A提供电荷(例如，电子或空穴)，隧穿通过隧穿层120。半导体沟道126可包括硅，例如非晶形硅、多晶硅或单晶硅。在一些实施方式中，半导体沟道126包括多晶硅。如图1A和1B所示，在一些实施方式中，半导体沟道126的底部穿过隧穿层120的底部垂直地延伸以与半导体插塞112接触，使得半导体插塞112电气地连接到半导体沟道126。在一些实施方式中，沟道结构110的剩余空间部分地或全部填充有包括电介质材料(例如，氧化硅)的上覆层122(在其中有或没有空气间隙的情况下)。上覆层122可在半导体沟道126之上形成。在一些实施方式中，NAND存储器串的每个存储器单元包括相应的阻挡结构116、相应的存储结构118A，以及在沟道结构110的相应突出部分113中的隧穿层120和半导体沟道126的部分。
在一些实施方式中，沟道结构110还包括在沟道结构110的上部分中(例如，在上端处)的沟道插塞124。沟道插塞124可在半导体沟道126之上并与半导体沟道126的上端接触，以增加用于位线接触的接触区域。沟道插塞124可包括半导体材料(例如，多晶硅)。通过在3D存储器器件100的制造期间覆盖每个沟道结构110的上端，沟道插塞124可以起蚀刻停止层的作用，以防止对在沟道结构110中填充的电介质(例如，氧化硅和氮化硅)的蚀刻。在一些实施方式中，沟道插塞124也起NAND存储器串的漏极的部分的作用。
虽然未在图1A和1B中示出，应理解，任何其它适当的部件可作为3D存储器器件100的部分而被包括。例如，栅极线狭缝、阵列公共源极(ACS)和局部触点(例如，位线触点、字线触点和源极线触点)可被包括在3D存储器器件100中用于充填，即，电气地连接沟道结构110用于到互连(例如，中段制程(MEOL)互连和BEOL互连)的金属布线。在一些实施方式中，3D存储器器件100还包括外围器件，例如用于制造3D存储器器件100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围电路可包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一项或多项。
图2A-2G示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性制造工艺。图5示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性方法500的流程图。在图2A-2G和图5中描绘的3D存储器器件的示例包括在图1A中描绘的3D存储器器件100。图2A-2G和图5将在一起被描述。应理解，在方法500中所示的操作并不是无遗漏的，以及其它操作也可在任何所示操作之前、之后或之间被执行。此外，一些操作可同时或以与图5所示的不同的顺序被执行。
参考图5，方法500在操作502处开始，在操作502中，在衬底之上形成叠层结构。衬底可以是硅衬底。叠层结构可包括多个垂直地交错的第一层和第二层。在一些实施方式中，叠层结构包括电介质叠层，其包括垂直地交错的电介质层和牺牲层。在一些实施方式中，第一层包括氧化硅，以及第二层包括氮化硅。
如图2A所示，在硅衬底202之上形成包括垂直地交错的第一电介质层208和第二电介质层(在本文被称为“牺牲层”206，在本文一起被称为“电介质层对”)的电介质叠层204。在一些实施方式中，通过在电介质叠层204的形成之前在硅衬底202上沉积电介质材料(例如，氧化硅或热氧化)来在电介质叠层204和硅衬底202之间形成焊盘层(未示出)。电介质层208和牺牲层206可以可选地沉积在硅衬底202之上以形成电介质叠层204。在一些实施方式中，每个电介质层208包括一层氧化硅，且每个牺牲层206包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合)来形成电介质叠层204。应理解，在一些示例中，可在硅衬底202之上形成包括垂直地交错的电介质层208和导电层的叠层结构。例如，每个电介质层208可包括一层氧化硅，以及每个导电层可包括一层多晶硅。
方法500继续进行到操作504，如图5所示，其中，形成穿过电介质叠层垂直地延伸的开口。如图2A所示，形成穿过电介质叠层204垂直地延伸的开口210。在一些实施方式中，穿过电介质叠层204形成多个开口210，使得每个开口210变成用于在稍后的过程中使单独的沟道结构生长的位置。在一些实施方式中，用于形成开口210的制造过程包括湿蚀刻和/或干蚀刻，例如，深离子反应蚀刻(DRIE)。在一些实施方式中，开口210进一步穿过硅衬底202的顶部延伸。穿过电介质叠层204的蚀刻工艺可以不在硅衬底202的顶表面处停止，且可继续蚀刻硅衬底202的部分。在一些实施方式中，单独的蚀刻工艺用于在穿过电介质叠层204蚀刻之后蚀刻硅衬底202的部分。如上所述，应理解，在一些示例中，可形成穿过另一类型的叠层结构垂直地延伸的开口210，叠层结构包括垂直地交错的电介质层208和导电层。
如图2B所示，在一些实施方式中，通过用在任何适当的方向上从硅衬底202(例如，从底表面和/或侧表面)外延地生长的单晶硅选择性地填充开口210的下部分来形成单晶硅插塞212。用于使单晶硅插塞212生长的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其组合。
方法500继续进行到操作506，如图5所示，其中，第二层的面向开口的部分被移除以形成多个凹槽。在一些实施方式中，为了移除牺牲层的部分，相对于第一层选择性地湿蚀刻第二层的部分。
如图2B所示，通过移除面向开口210的侧壁的牺牲层206的部分来形成多个凹槽220。根据一些实施方式，在牺牲层206和开口210之间横向地形成凹槽220。可通过穿过开口210相对于电介质层208选择性使用湿蚀刻内蚀刻牺牲层206来形成凹槽220。在牺牲层206包括氮化硅以及电介质层208包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂通过开口210被涂敷以蚀刻牺牲层206的面向开口210的部分，以形成凹槽220。根据一些实施方式，通过控制蚀刻速率和/或蚀刻时间，只有牺牲层206的部分以期望横向尺寸(例如，在x-方向上)被蚀刻。如上所述，应理解，在一些示例中，通过(例如，使用相对于电介质层208的选择性湿蚀刻)移除面向开口210的侧壁的面向层的部分，来形成多个凹槽220。在导电层包括多晶硅以及电介质层208包括氧化硅的一个示例中，包括羟化四甲铵(TMAH)的湿蚀刻剂可穿过开口210被涂敷以蚀刻导电层的面向开口210的部分，以形成凹槽220。还理解，在一些示例中，用于形成凹槽220的湿蚀刻工艺可以是在形成单晶硅插塞212之前的清洗过程的部分。也就是说，可在凹槽220的形成之后形成单晶硅插塞212。
方法500继续进行到操作508，如图5所示，其中，沿着凹槽的侧壁形成多个阻挡结构。在一些实施方式中，为了形成多个阻挡结构，第二层的剩余部分的邻接凹槽的侧壁的部分被氧化。
如图2C所示，多个阻挡结构216分别沿着凹槽220的侧壁形成。在一些实施方式中，面向相应凹槽220的侧壁的每个牺牲层206(在蚀刻之后)的相应部分被氧化以形成天然氧化物作为相应的阻挡结构216。可通过热氧化过程和/或化学氧化过程来执行氧化过程。在牺牲层206包括氮化硅的一些实施方式中，阻挡结构216包括氧化硅。应理解，根据氧化过程(例如，氮原子和离子从天然氧化物移除的程度)，阻挡结构216可以是全部氧化硅、全部氮氧化硅以及氧化硅和氮氧化硅的混合物。在一些实施方式中，通过热氧化过程来氧化牺牲层206的部分。使用分子氧作为氧化剂的干氧化或使用水蒸气作为氧化剂的湿氧化可用于在例如不大于大约850℃的温度下形成阻挡结构216。例如，热氧化可包括就地蒸汽生成(ISSG)工艺，其使用氧气和氢气来产生以蒸汽的形式的水。
可以以受控方式执行氧化过程，使得只有牺牲层206的部分被氧化，保持牺牲层206的剩余部分完整无损。可通过热氧化温度和/或时间来控制因而得到的阻挡结构216的厚度。在一些实施方式中，通过例如包括臭氧的化学氧化过程来氧化牺牲层206的部分。在一些实施方式中，湿化学物质是氢氟酸和臭氧(例如，FOM)的混合物。可通过湿化学成分、温度和/或时间来控制因而得到的阻挡结构216的厚度。如上所述，应理解，在一些示例中，另一类型的叠层结构的导电层(例如，多晶硅层)的部分可被氧化，以沿着凹槽220的侧壁形成阻挡结构216(例如，包括氧化硅)。
沿着凹槽的侧壁的阻挡结构的形成并不被上文关于图2B和2C所述的示例限制。图3A-3C示出根据本公开内容的一些实施方式的用于形成在3D存储器器件中的阻挡结构的示例性制造工艺。图6A示出根据本公开内容的一些实施方式的用于形成在3D存储器器件中的阻挡结构的示例性方法600的流程图。
参考图6A，方法600在操作602开始，在操作602中，沿着开口的侧壁以及凹槽的侧壁及顶表面和底表面形成第一牺牲层。在一些实施方式中，第一牺牲层包括氮化硅。如图3A所示，沿着开口210的侧壁以及凹槽220(例如，在图2B中示出)的侧壁及顶表面和底表面形成牺牲层302。在一些实施方式中，通过穿过开口210使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积一层氮化硅来形成牺牲层302。在一些实施方式中，ALD工艺用于精确地控制牺牲层302的厚度，使得牺牲层302覆盖开口210的侧壁以及凹槽220的侧壁及顶表面和底表面。
方法600继续进行到操作604，如图6A所示，其中，移除第一牺牲层的沿着开口的侧壁以及凹槽的顶表面和底表面的部分。在一些实施方式中，为了移除第一牺牲层的部分，相对于第一层选择性地湿蚀刻第一牺牲层的部分。如图3B所示，沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层302(例如，在图3A中示出)的部分被移除，保留沿着凹槽220的侧壁的牺牲层302的剩余部分302’与牺牲层206接触。在一些实施方式中，通过相对于电介质层208选择性地湿蚀刻牺牲层302，来移除沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层302的部分。在牺牲层302包括氮化硅以及电介质层208包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂穿过开口210被涂敷以蚀刻牺牲层302。可控制蚀刻速率和/或蚀刻时间，使得沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层302的部分被移除，保留沿着凹槽220的侧壁的牺牲层302的剩余部分302’。
方法600继续进行到操作606，如图6A所示，其中，氧化第一牺牲层的沿着凹槽的侧壁的剩余部分。如图3C所示，沿着凹槽220的侧壁的牺牲层302的剩余部分302’被氧化以形成阻挡结构216。可通过热氧化过程和/或化学氧化过程来执行氧化过程。可以以受控方式执行氧化过程，使得只有牺牲层302的剩余部分302’被氧化，保持牺牲层206完整无损，如上文详细描述的。应理解，上文关于图3A-3C和6A所述的用于形成阻挡结构216的过程可类似地应用于也包括垂直地交错的电介质层208和导电层的另一类型的叠层结构。
图4A-4F示出根据本公开内容的一些实施方式的用于形成在3D存储器器件中的阻挡结构的另一示例性制造工艺。图6B示出根据本公开内容的一些实施方式的用于形成在3D存储器器件中的阻挡结构的另一示例性方法601的流程图。
参考图6B，方法601在操作603开始，在操作603中，沿着开口的侧壁以及凹槽的侧壁及顶表面和底表面形成第一牺牲层。在一些实施方式中，第一牺牲层包括氮化硅。如图4A所示，沿着开口210的侧壁以及凹槽220(例如，在图2B中示出)的侧壁及顶表面和底表面形成牺牲层402。在一些实施方式中，通过穿过开口210使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积一层氮化硅来形成牺牲层402。在一些实施方式中，ALD工艺用于精确地控制牺牲层402的厚度，使得牺牲层402覆盖开口210的侧壁以及凹槽220的侧壁及顶表面和底表面。与可完全填充凹槽220的图3A中的牺牲层302相比，图4A中的牺牲层402的厚度可以小于牺牲层302的厚度，使得牺牲层402可以不完全地填充凹槽220，为未来的过程(例如，形成另一牺牲层)保留空间。
方法601继续进行到操作605，如图6B所示，其中，在第一牺牲层之上形成第二牺牲层。在一些实施方式中，第二牺牲层包括多晶硅。如图4B所示，在牺牲层402之上形成牺牲层404。在一些实施方式中，通过穿过开口210使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积一层多晶硅(或不同于牺牲层402的材料的任何其它适当的材料)来形成牺牲层404。在一些实施方式中，ALD工艺用于精确地控制牺牲层404的厚度，使得牺牲层404完全覆盖沿着开口210的侧壁以及凹槽220的侧壁及顶表面和底表面的牺牲层402。
方法601继续进行到操作607，如图6B所示，其中，移除第二牺牲层的部分，保留在凹槽中的第二牺牲层的剩余部分，以暴露第一牺牲层的沿着开口的侧壁以及凹槽的顶表面和底表面的部分。在一些实施方式中，为了移除第二牺牲层的部分，相对于第一牺牲层选择性地湿蚀刻第二牺牲层的部分。如图4C所示，沿着开口201的侧壁以及凹槽220的顶表面和底表面的牺牲层404(例如，在图4B中示出)的部分被移除，保留在凹槽220(例如，在图2B中示出)中的牺牲层404的剩余部分404’，以暴露沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层402的部分。在一些实施方式中，通过相对于牺牲层402选择性地湿蚀刻牺牲层404，来移除沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层404的部分。在牺牲层404包括多晶硅以及牺牲层402包括氮化硅的一些实施方式中，包括TMAH的湿蚀刻剂穿过开口210被涂敷以蚀刻牺牲层404。可控制蚀刻速率和/或蚀刻时间，使得沿着开口210的侧壁的牺牲层404的部分被移除，保留在凹槽220中的牺牲层404的剩余部分404’。如图4C所示，在凹槽220中的牺牲层404的剩余部分404’可覆盖沿着凹槽220的侧壁的牺牲层402的部分。
方法601继续进行到操作609，如图6B所示，其中，移除第一牺牲层的被暴露部分。在一些实施方式中，为了移除第一牺牲层的被暴露部分，相对于第二牺牲层的剩余部分和第一层选择性地湿蚀刻第一牺牲层的被暴露部分。如图4D所示，沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层402(例如，在图4C中示出)的被暴露部分被移除，保持沿着凹槽220的侧壁的牺牲层402的剩余部分402’完整无损。在一些实施方式中，通过相对于电介质层208和牺牲层404的剩余部分404’选择性地湿蚀刻牺牲层402的被暴露部分，来移除牺牲层402的被暴露部分。在牺牲层404包括多晶硅、牺牲层402包括氮化硅以及电介质层208包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂穿过开口210被涂敷以蚀刻牺牲层402。牺牲层404的剩余部分404’可充当蚀刻掩模，以在蚀刻期间保护沿着凹槽220的侧壁(即，与牺牲层206接触)的牺牲层402的剩余部分402’。也可控制蚀刻速率和/或蚀刻时间，使得沿着开口210的侧壁以及凹槽220的顶表面和底表面的牺牲层402的部分被移除，保留沿着凹槽220的侧壁的牺牲层402的剩余部分402’。
方法601继续进行到操作611，如图6B所示，其中，氧化第一牺牲层的沿着凹槽的侧壁的剩余部分。如图4E所示，例如通过相对于牺牲层402的剩余部分402’和电介质层208选择性地湿蚀刻牺牲层404的剩余部分404’，来移除牺牲层404(例如，在图4D中示出)的剩余部分404’。如图4F所示，沿着凹槽220的侧壁的牺牲层402的剩余部分402’被氧化，以形成阻挡结构216。可通过热氧化过程和/或化学氧化过程来执行氧化过程。可以以受控方式执行氧化过程，使得只有牺牲层402的剩余部分402’被氧化，保持牺牲层206完整无损，如上文详细描述的。应理解，上文关于图4A-4F和6B所述的用于形成阻挡结构216的过程可类似地应用于也包括垂直地交错的电介质层208和导电层的另一类型的叠层结构。
回来参考图5，方法500继续进行到操作510，如图5所示，其中，多个存储结构分别在阻挡结构之上形成，使得阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。在一些实施方式中，为了形成多个存储结构，沿着开口的侧壁、凹槽的顶表面和底表面以及在阻挡结构之上的凹槽的侧壁形成存储层，并移除存储层的部分。
如图2D所示，在阻挡结构216之上沿着开口210的侧壁、凹槽220(例如，在图2C中示出)的顶表面和底表面以及凹槽220的侧壁形成存储层218。在一些实施方式中，通过穿过开口210使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)沉积一层氮化硅来形成存储层218。在一些实施方式中，ALD工艺用于精确地控制存储层218的厚度。例如，存储层218的厚度沿着开口210的侧壁以及凹槽220的侧壁及顶表面和底表面在名义上是相同的。在一些实施方式中，存储层218的厚度(例如，在图2D中的y-方向上)在名义上是每个凹槽220的深度的一半，以在垂直方向上完全填充凹槽220。另一方面，阻挡结构216和存储层218也可在图2D中的横向方向(例如，x-方向)上完全地填充凹槽220。在一些实施方式中，存储层218的厚度在大约5nm和大约20nm之间，例如，在5nm和20nm之间(例如，5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、由这些值中的任一个由下端划界的任何范围或在由这些值中的任两个限定的任何范围中)。
如图2E所示，沿着开口210的侧壁的存储层218(例如，在图2D中示出)的部分可被移除，保留在凹槽220(例如，在图2C中示出)中的存储层218的剩余部分，以分别在阻挡结构216之上形成存储结构218’。因为存储层218可完全地填充凹槽220，在蚀刻之后的在凹槽220中的存储层218的剩余部分(即，每个存储结构218’)可具有与相应的阻挡结构216名义上相同的垂直尺寸。在一些实施方式中，为了移除存储层218的部分，相对于电介质层208选择性地湿蚀刻存储层218。在存储层218包括氮化硅且电介质层208包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂穿过开口210被涂敷以蚀刻存储层218。也可控制蚀刻速率和/或蚀刻时间，使得存储层218的沿着开口210的侧壁的部分被移除，保持凹槽220中的存储结构218’完整无损。
在阻挡结构之上的存储结构的形成不被上文所述的示例限制。图7示出根据本公开内容的一些实施方式的用于形成在3D存储器器件中的存储结构的示例性方法700的流程图。在操作702处，在阻挡结构之上沿着开口的侧壁、凹槽的顶表面和底表面以及凹槽的侧壁形成存储层。
在一些实施方式中，通过热氧化或化学氧化中的至少一个来执行氧化。热氧化可包括ISSG。可以以受控方式执行氧化过程，使得只有存储层218的部分被氧化，保持存储层218的剩余部分完整无损。可通过热氧化温度和/或时间来控制因而得到的天然氧化物(和存储层218的剩余部分)的厚度。在一些实施方式中，通过例如包括臭氧的化学氧化过程来氧化存储层218的部分。在一些实施方式中，湿化学物质是氢氟酸和臭氧(例如，FOM)的混合物。可通过湿化学成分、温度和/或时间来控制因而得到的天然氧化物的厚度。应理解，由于在凹槽220中的凸结构和凹结构，存储层218的氧化速率可在其不同部分处改变，例如，在凹槽220中(面向牺牲层206)较慢，以及在凹槽220之外(在图2D中，面向电介质层208)并沿着开口210的侧壁较快。作为结果，在氧化过程之后可减小存储层218的剩余部分的侧壁粗糙度。
在一些实施方式中，氧化过程被控制，使得在氧化之后的存储层218的剩余部分包括具有不同厚度的两个部分(例如，在x-方向上)：在凹槽220中和在阻挡结构216之上的存储结构218’，以及在凹槽220之外并面向电介质层208的保护结构(在图2E中未示出，例如，在图1B中的保护结构118B)。由于凹槽220，存储结构218’的厚度可大于保护结构的厚度。在一些实施方式中，氧化过程被控制以保留具有大约2nm到大约3nm的厚度的存储层218的剩余部分的保护结构，其可充当蚀刻停止层的作用，以在稍后的过程中保护在下面的电介质层208。根据一些实施方式，在氧化之后的存储层218的剩余部分保留具有非均匀厚度的连续层。在一些实施方式中，为了如所述精确地控制氧化厚度(和存储层218的剩余部分的厚度)，每次以相对小的氧化厚度增量执行多个氧化过程。
在操作704处，存储层的部分被氧化。在操作706处，移除存储层的经氧化的部分。在一些实施方式中，为了移除存储层的经氧化的部分，相对于存储层的剩余部分选择性地湿蚀刻存储层的经氧化的部分。在一些实施方式中，存储层包括氮化硅，且通过湿蚀刻使用的蚀刻剂包括氢氟酸。在一些实施方式中，存储层的剩余部分包括在凹槽220中和在阻挡结构216之上的存储结构218’以及在凹槽220之外并面向电介质层208的保护结构(在图2E中未示出，例如，在图1B中的保护结构118B)。应理解，上文关于图2D和2E以及图7描述的用于形成存储结构218’的各种过程也可类似地应用于包括垂直地交错的电介质层208和导电层的另一类型的叠层结构。
回来参考图5，方法500继续进行到操作512，其中，隧穿层和半导体沟道在存储结构之上顺序地形成。如图2F所示，隧穿层221和半导体沟道226在存储结构218’之上顺序地形成。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)在存储结构218’之上顺序地沉积一层氧化硅和一层多晶硅。在一些实施方式中，在针对半导体沟道226沉积多晶硅之前，蚀刻穿过隧穿层221的底部，使得半导体沟道226的底部与单晶硅插塞212接触。如图2F所示，在一些实施方式中，在半导体沟道226之上形成上覆层222，以通过使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)将一层氧化硅沉积到开口210内，来部分地或完全地填充开口210(在图2E中)。
如图2G所示，例如通过内蚀刻半导体沟道226、上覆层222和隧穿层221的顶部并用一层多晶硅填充所蚀刻的后部，来在半导体沟道226之上并与半导体沟道226接触地形成沟道插塞228。如图2G所述，根据一些实施方式，因此穿过电介质叠层204形成包括沟道插塞228、单晶硅插塞212、阻挡结构216、存储结构218’、隧穿层221和半导体沟道226的沟道结构234。应理解，上文关于图2F和2G描述的用于形成沟道结构的过程也可类似地应用于也包括垂直地交错的电介质层208和导电层的另一类型的叠层结构。
在一些实施方式中，进一步执行栅极更换过程以用存储器叠层(例如，在图1A和1B中的存储器叠层104)更换电介质叠层204。在一些实施方式中，例如通过湿蚀刻来移除牺牲层206(例如，氮化硅层)，以形成垂直地在电介质层208之间的多个横向凹槽(未示出)。在一些实施方式中，蚀刻剂穿过狭缝开口(未示出)被涂敷以相对于电介质层208的氧化硅选择性地蚀刻牺牲层206的氮化硅。具有氮化硅的牺牲层206的蚀刻可由具有氧化硅的阻挡结构216停止，以防止对沟道结构234的进一步损坏。可接着穿过狭缝开口使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)来沉积导电层(例如，钨层)，以填充横向凹槽。根据一些实施方式，存储器叠层因此被形成有交错的电介质层208和导电层。应理解，栅极更换过程对包括垂直地交错的电介质层208和导电层的另一类型的叠层结构可能不是必要的。
根据本公开内容的一个方面，3D存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括导电层和与导电层交错的电介质层。沟道结构具有沿着横向方向突出并分别面向导电层的多个突出部分，以及分别面向电介质层而不沿着横向方向突出的多个正常部分。沟道结构包括分别在突出部分中的多个阻挡结构，以及分别在突出部分中并在多个阻挡结构之上的多个存储结构。阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。
在一些实施方式中，多个阻挡结构在沟道结构的正常部分中彼此分离。
在一些实施方式中，存储结构中的每个存储结构沿着垂直方向与相应对的电介质层接触。
在一些实施方式中，存储结构中的每个存储结构的垂直尺寸与导电层中的相应导电层的垂直尺寸在名义上相同。
在一些实施方式中，沟道结构还包括连接在沟道结构的正常部分中的多个存储结构的多个保护结构。
在一些实施方式中，阻挡结构包括氧化硅，以及存储结构包括氮化硅。
在一些实施方式中，沟道结构还包括在存储结构之上的隧穿层，以及在隧穿层之上的半导体沟道。
根据本公开内容的另一方面，3D存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括导电层和与导电层交错的电介质层。沟道结构包括彼此分离的多个阻挡结构，以及分别在多个阻挡结构之上的多个存储结构。存储结构中的每个存储结构在相应对的电介质层之间延伸并与阻挡结构中的相应阻挡结构平行。
在一些实施方式中，存储结构中的每个存储结构沿着垂直方向与相应对的电介质层接触。
在一些实施方式中，阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。
在一些实施方式中，存储结构中的每个存储结构的垂直尺寸与导电层中的相应导电层的垂直尺寸在名义上相同。
在一些实施方式中，阻挡结构包括氧化硅，以及存储结构包括氮化硅。
在一些实施方式中，沟道结构还包括在存储结构之上的隧穿层，以及在隧穿层之上的半导体沟道。
根据本公开内容的又一方面，公开了用于形成3D存储器器件的方法。在衬底之上形成包括第一层和与第一层交错的第二层的叠层结构。形成穿过叠层结构沿着垂直方向延伸的开口。移除第二层的面向开口的部分以形成多个凹槽。沿着凹槽的侧壁形成多个阻挡结构。多个存储结构分别在阻挡结构之上形成，使得阻挡结构中的每个阻挡结构的垂直尺寸与在阻挡结构之上的存储结构中的相应存储结构的垂直尺寸在名义上相同。
在一些实施方式中，为了形成多个阻挡结构，氧化第二层的剩余部分的面向凹槽的侧壁的部分。
在一些实施方式中，为了形成多个阻挡结构，沿着开口的侧壁以及凹槽的侧壁及顶表面和底表面形成第一牺牲层，移除第一牺牲层的沿着开口的侧壁以及凹槽的顶表面和底表面的部分，以及氧化第一牺牲层的沿着凹槽的侧壁的剩余部分。
在一些实施方式中，第一牺牲层包括氮化硅。
在一些实施方式中，为了移除第一牺牲层的部分，相对于第一层选择性地湿蚀刻第一牺牲层的部分。
在一些实施方式中，为了形成多个阻挡结构，沿着开口的侧壁以及凹槽的侧壁以及顶表面和底表面形成第一牺牲层，在第一牺牲层之上形成第二牺牲层，移除第二牺牲层的部分，保留在凹槽中的第二牺牲层的剩余部分，以暴露第一牺牲层的沿着开口的侧壁以及凹槽的顶表面和底表面的部分，移除第一牺牲层的被暴露部分，并氧化第一牺牲层的沿着凹槽的侧壁的剩余部分。
在一些实施方式中，第一牺牲层包括氮化硅，以及第二牺牲层包括多晶硅。
在一些实施方式中，为了移除第二牺牲层的部分，相对于第一牺牲层选择性地湿蚀刻第二牺牲层的部分。在一些实施方式中，为了移除第一牺牲层的被暴露部分，相对于第二牺牲层的剩余部分和第一层选择性地湿蚀刻第一牺牲层的被暴露部分。
在一些实施方式中，为了形成多个存储结构，在阻挡结构之上沿着开口的侧壁、凹槽的顶表面和底表面以及凹槽的侧壁形成存储层，氧化存储层的部分，并移除存储层的经氧化的部分。
在一些实施方式中，为了形成多个存储结构，在阻挡结构之上沿着开口的侧壁、凹槽的顶表面和底表面以及凹槽的侧壁形成存储层，并移除存储层的部分。
在一些实施方式中，存储层包括氮化硅。
在一些实施方式中，为了移除第二层的部分，相对于第一层选择性地湿蚀刻第二层的部分。
在一些实施方式中，第一层包括氧化硅，以及第二层包括氮化硅。
在一些实施方式中，在形成多个存储结构之后，在存储结构之上顺序地形成隧穿层和半导体沟道。
特定实施方式的前述描述将如此揭露其它人通过应用在本领域的技术内的知识可以在没有过度实验的情况下为各种应用容易修改和/或改编这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改编和修改被规定为在所公开的实施方式的等同物的含义和范围内。应理解，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上文借助于说明所指定的功能及其关系的实现的功能构建块描述了本公开内容的实施方式。为了描述的方便，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上文所述的示例性实施方式中的任一个限制，但应仅根据接下来的权利要求及其等同物被限定。

Claims (27)

1.一种三维(3D)存储器器件，包括：
衬底；
存储器叠层，其位于所述衬底上并且包括导电层和与所述导电层交错的电介质层；以及
沟道结构，其沿着垂直方向穿过所述存储器叠层延伸，所述沟道结构具有沿着横向方向突出并分别面向所述导电层的多个突出部分以及分别面向所述电介质层而不沿着所述横向方向突出的多个正常部分，所述沟道结构包括：
位于所述沟道结构的底部并且与所述衬底接触的半导体插塞；
分别在所述突出部分中的多个阻挡结构；
分别在所述突出部分中并在所述多个阻挡结构之上的多个存储结构；以及
沿着所述垂直方向延伸并且位于所述多个存储结构之上的隧穿层，
其中，所述阻挡结构中的每个阻挡结构的垂直尺寸与在所述阻挡结构之上的所述存储结构中的相应存储结构的垂直尺寸相同，所述隧穿层的底部与所述半导体插塞接触。
2.根据权利要求1所述的3D存储器器件，其中，所述多个阻挡结构在所述沟道结构的所述正常部分中彼此分离。
3.根据权利要求1或2所述的3D存储器器件，其中，所述存储结构中的每个存储结构沿着所述垂直方向与相应对的所述电介质层接触。
4.根据权利要求1或2所述的3D存储器器件，其中，所述存储结构中的每个存储结构的所述垂直尺寸与所述导电层中的相应导电层的垂直尺寸相同。
5.根据权利要求1或2所述的3D存储器器件，其中，所述沟道结构还包括：连接在所述沟道结构的所述正常部分中的所述多个存储结构的多个保护结构。
6.根据权利要求1或2所述的3D存储器器件，其中，所述阻挡结构包括氧化硅，并且所述存储结构包括氮化硅。
7.根据权利要求1或2所述的3D存储器器件，其中，所述沟道结构还包括：在所述隧穿层之上的半导体沟道。
8.一种三维(3D)存储器器件，包括：
衬底；
存储器叠层，其位于所述衬底上并且包括导电层和与所述导电层交错的电介质层；以及
沟道结构，其沿着垂直方向穿过所述存储器叠层延伸，并且所述沟道结构包括：
位于所述沟道结构的底部并且与所述衬底接触的半导体插塞；
彼此分离的多个阻挡结构；
分别在所述多个阻挡结构之上的多个存储结构；以及
沿着所述垂直方向延伸并且位于所述多个存储结构之上的隧穿层，
其中，所述存储结构中的每个存储结构在相应对的所述电介质层之间延伸，并与所述阻挡结构中的相应阻挡结构平行，所述隧穿层的底部与所述半导体插塞接触。
9.根据权利要求8所述的3D存储器器件，其中，所述存储结构中的每个存储结构沿着所述垂直方向与所述相应对的所述电介质层接触。
10.根据权利要求8或9所述的3D存储器器件，其中，所述阻挡结构中的每个阻挡结构的垂直尺寸与在所述阻挡结构之上的所述存储结构中的相应存储结构的垂直尺寸相同。
11.根据权利要求10所述的3D存储器器件，其中，所述存储结构中的每个存储结构的所述垂直尺寸与所述导电层中的相应导电层的垂直尺寸相同。
12.根据权利要求8或9所述的3D存储器器件，其中，所述阻挡结构包括氧化硅，并且所述存储结构包括氮化硅。
13.根据权利要求8或9所述的3D存储器器件，其中，所述沟道结构还包括：在所述隧穿层之上的半导体沟道。
14.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底之上形成叠层结构，所述叠层结构包括第一层和与所述第一层交错的第二层；
形成沿着垂直方向穿过所述叠层结构延伸的开口；
在所述开口的底部形成半导体插塞；
移除所述第二层的面向所述开口的部分以形成多个凹槽；
沿着所述凹槽的侧壁形成多个阻挡结构；
分别在所述阻挡结构之上形成多个存储结构，使得所述阻挡结构中的每个阻挡结构的垂直尺寸与在所述阻挡结构之上的所述存储结构中的相应存储结构的垂直尺寸相同；
沿着所述垂直方向在所述多个存储结构之上形成隧穿层，所述隧穿层的底部与所述半导体插塞接触。
15.根据权利要求14所述的方法，其中，形成所述多个阻挡结构包括：氧化所述第二层的面向所述凹槽的所述侧壁的剩余部分的部分。
16.根据权利要求14所述的方法，其中，形成所述多个阻挡结构包括：
沿着所述开口的侧壁以及所述凹槽的所述侧壁及顶表面和底表面形成第一牺牲层；
移除沿着所述开口的所述侧壁以及所述凹槽的所述顶表面和底表面的所述第一牺牲层的部分；以及
氧化沿着所述凹槽的所述侧壁的所述第一牺牲层的剩余部分。
17.根据权利要求16所述的方法，其中，所述第一牺牲层包括氮化硅。
18.根据权利要求16或17所述的方法，其中，移除所述第一牺牲层的所述部分包括：相对于所述第一层选择性地湿蚀刻所述第一牺牲层的所述部分。
19.根据权利要求14所述的方法，其中，形成所述多个阻挡结构包括：
沿着所述开口的侧壁以及所述凹槽的所述侧壁以及顶表面和底表面形成第一牺牲层；
在所述第一牺牲层之上形成第二牺牲层；
移除所述第二牺牲层的部分，保留所述第二牺牲层的在所述凹槽中的剩余部分，以暴露所述第一牺牲层的沿着所述开口的所述侧壁以及所述凹槽的所述顶表面和所述底表面的部分；
移除所述第一牺牲层的被暴露部分；以及
氧化所述第一牺牲层的沿着所述凹槽的所述侧壁的剩余部分。
20.根据权利要求19所述的方法，其中，所述第一牺牲层包括氮化硅，并且所述第二牺牲层包括多晶硅。
21.根据权利要求19或20所述的方法，其中：
移除所述第二牺牲层的所述部分包括：相对于所述第一牺牲层选择性地湿蚀刻所述第二牺牲层的所述部分；并且
移除所述第一牺牲层的所述被暴露部分包括：相对于所述第二牺牲层的所述剩余部分和所述第一层选择性地湿蚀刻所述第一牺牲层的所述被暴露部分。
22.根据权利要求14-17中的任一项所述的方法，其中，形成所述多个存储结构包括：
在所述阻挡结构之上沿着所述开口的侧壁、所述凹槽的顶表面和底表面以及所述凹槽的所述侧壁形成存储层；
氧化所述存储层的部分；以及
移除所述存储层的经氧化的部分。
23.根据权利要求14-17中的任一项所述的方法，其中，形成所述多个存储结构包括：
在所述阻挡结构之上沿着所述开口的侧壁、所述凹槽的顶表面和底表面以及所述凹槽的所述侧壁形成存储层；以及
移除所述存储层的部分。
24.根据权利要求22所述的方法，其中，所述存储层包括氮化硅。
25.根据权利要求14-17中的任一项所述的方法，其中，移除所述第二层的所述部分包括：相对于所述第一层选择性地湿蚀刻所述第二层的所述部分。
26.根据权利要求14-17中的任一项所述的方法，其中，所述第一层包括氧化硅，并且所述第二层包括氮化硅。
27.根据权利要求14-17中的任一项所述的方法，还包括在形成所述隧穿层之后，在所述隧穿层之上形成半导体沟道。
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